[工学]2-数字集成电路的结构特点.pptVIP

反相三态门的实现方案 逻辑模块扇出与驱动能力 在逻辑功能单元内部设计时，可以忽略连线延迟（电容）； 考虑模块之间的连接时，连线延迟成为主要延迟因素； 通过减小输出电阻，增加驱动能力，可以有效减少连线延迟，提高电路速度； 逻辑模块扇出与驱动能力 若某逻辑单元的输出连接线等效电容为200 电路的时序设计 考虑到电路效率，组合逻辑块的输入数量受到限制，必须进行分级运算； 对于一个组合单元，通常要求一次输入导致的输出变化稳定之后才能进行下一次输出； 协调各单元输出变化的时间成为电路设计中最复杂的问题。 电路的时序设计 采用流水线设计方式，将组合分割为小的模块，各模块之间的数据交换通过寄存器进行，可以提高电路效率。 电路的时序设计 为了提高电路的性能，时序设计最重要的是处理好各组合模块的分级问题，使所有模块的处理时间趋于一致； 同时在设计中需要处理好与寄存器有关的时间关系。 寄存器（触发器）的基本结构和特点 依靠反馈环形成的正反馈保持数据； 正反馈的建立需要时间：建立时间； 当输入到反馈环中的信号脉冲小于建立时间时，反馈环会进入亚稳态或振荡状态。 锁存器结构与特点 S-R锁存器（latch） 状态的转换需要时间！ 锁存器结构与特点 S-R锁存器（latch） 状态的转换需要时间！ 锁存器结构与特点 S-R锁存器（latch） 当输入信号的持续时间过短时，寄存器无法建立稳定状态，将会进入振荡状态（亚稳态）！ 输入信号必须脉冲宽度必须大于最小脉冲宽度。 锁存器结构与特点 钟控D锁存器（latch） 通过时钟控制信号控制输入端，当C=0时，信号不能输入；C=1时，输入总是具有确定的电平，可以摆脱亚稳态。 锁存器结构与特点 钟控D锁存器（latch） C从1转为0可能导致输入信号被切割，使电路进入亚稳态。 锁存器结构与特点 钟控D锁存器的传输结构 无论导通还是截断期间，只要不在建立时间内变化，任何尖峰脉冲都不会导致亚稳态。 同样存在建立时间问题！ 锁存器结构与特点 锁存器的时钟控制端容易受干扰，任何尖峰脉冲都可能导致亚稳态； 在电路设计中，通常希望避免锁存器的出现。不允许进行将组合电路的输出作为时钟控制的设计。 触发器结构与特点 D触发器（flip-flop) 2个D锁存器串接形成主从结构，状态互补； 状态只在时钟边沿变化，只传递触发边沿之前的输入； 只需考虑主锁存器的建立时间问题； 关于建立时间和保持时间 建立时间： 在时钟触发沿之前信号不能变动的时间； 保持时间： 在时钟触发沿之后信号不能变动的时间； 关于建立时间和保持时间 对于D触发器端口的时钟沿，只需要考虑建立时间问题； 由于外部时钟信号需要通过长连线延迟才能到达触发器端口，就会将内部建立时间分割为建立时间和保持时间两段。 关于建立时间和保持时间 建立时间+保持时间=内部建立时间； 注意：建立时间可能为负值。 时序电路的常用时间关系 tclk 时钟周期；电路能够具有的最短时钟周期； tskew时钟偏斜；各触发器接收到触发信号时刻的偏离程度； 时序电路的常用时间关系 tcq:触发器传输时间；从外部时钟触发时刻到触发器输出状态完成改变所需要的时间； tcom:组合延迟时间；从组合逻辑输入变化到产生稳定输出所需要的时间； tset:建立时间；外部时间触发之前，触发器输入数据需要保持不变； thold:保持时间；外部时间触发之后，触发器输入数据需要保持不变； 时序电路的常用时间关系 最小时钟周期关系： 建立时间容限： 保持时间容限： 数字集成电路的设计要求 电路的设计当然要以完成电路的功能为基本要求，但是更重要的目标是实现电路的优化： 电路简化、集成度的提高、成本降低； 电路速度/频率的提高； 设计周期和成本的降低。 数字集成电路的结构特点（CMOS电路） MOS晶体管模型 组合逻辑基本结构 逻辑单元的优化设计 组合单元的规模约束问题 时序逻辑的时间关系问题 MOS晶体管模型 典型尺度参数为： 沟道宽度W、沟道长度L，逻辑面积A； MOS晶体管电学模型 典型参数为： 导通电阻、栅极电容、漏极电容和源极电容 电学参数与尺度参数的关系 在电路单元设计时，为了提高集成度，通常沟道长度总是希望保持最小值，而沟道宽度却可以进行加长； CMOS基本电路结构 通常采用N网络与P网络互补连接构成： N网络实现逻辑，并联为“与”，串联为“或” 典型CMOS基本电路 CMOS反相器 典型CMOS基本电路 与非门和或非门 典型CMOS基本电路 与或非结构（AOI） CMOS传输门（TG）电路 采用N晶体管和P晶体管并接构成，两管的栅极接互补控制电平。 CMOS传输门（TG）电路 异或门 MUX2 基于CMOS传输门（TG）电路 异或门 MUX2 基于CMOS传输门