[工学]时序逻辑电路的设计.ppt

【例题2】用7490计数器构成24进制计数器（按8421BCD码计数）。 ［解］　（24）24＝8421BCD 对于异步清零计数器，以N（模）或进制为复0输出代码。 7490计数器的清零条件是：R01＝R02＝1 　　　　　　　　　　　　S91＝S92＝0。 　计数条件是：R01＝R02＝0 　　　　　　　S91＝S92＝0。 　 （二）同步集成计数器74161 　　　集成芯片74161是同步的可预置四位二进制计数器，并具有异步清零功能。 　1.功能分析 　（1）74161内部逻辑电路图 　　　它由四个下跳沿触发的JK功能触发器及一些门电路组成。 　　逻辑电路图 OC QD QC QB QA A B C D （2）74161原理图 74161集成计数器是一个有16个引脚的芯片，电源VCC（16），GND（8），其余输入、输出均在原理图上标出。 （3）功能表 表中　　是清除控制端，　是送数控制，P、T分别为计数器快送、慢送、进位逻辑控制端，T还可作同步输入。 　①“异步清零” 　　当清零控制端　　＝0时，各触发器直接复位，使触发器清成零状态， 　 （3）检查自启动能力 　将未用到的三个状态作为初态代入状态方程，计算其对应的次态是否能进入计数状态的循环中。 电路能自启动 （4）求驱动方程 　因为D触发器的特性方程为　Qn+1＝D，对比可得： （5）画逻辑图 【例题3】利用下降沿触发的JK触发器设计一个异步六进制加计数器。 　［解］（1）根据加的六进制画出状态转换图和波形图 （2）选择各触发器的时钟脉冲 　　　　CP0＝CP　CP1＝Q0　　　　CP2＝Q0 （3）求状态方程（把状态图填入卡诺图，并一分为三） 化简次态卡诺图得状态方程： （4）求驱动方程 　因为JK触发器的特性方程为 （5）画逻辑电路图 ［例题4］设计一个同步11进制减法计数器。要求用JK型边沿触发器和少量门电路实现。 　［解］（1）确定状态数、状态编码，并画状态转换图。11进制计数器有11个状态，设为S0， S1，……S10，并分别编为4位二进制码，即S0＝0000，S1＝0001，S2＝0010，S3＝0011，S4＝0100，S5＝0101，S6＝0110，S7＝0111，S8＝1000，S9＝1001，S10＝1010，其转换图为 1010 0001 0010 0011 0100 0101 0000 1001 1000 0111 0110 （2）求状态方程和驱动方程。 　　将以上状态转换图用卡诺图表示，然后一拆为四，分别化简，得状态方程 1 × 1 0 × × × × 0 0 0 0 0 0 0 1 Q3nQ2n Q1nQ0n 00 01 11 10 00 01 11 10 0 × 0 1 × × × × 1 1 1 0 0 0 0 0 Q3nQ2n Q1nQ0n 00 01 11 10 00 01 11 10 0 × 0 1 × × × × 0 1 0 1 0 1 0 1 Q3nQ2n Q1nQ0n 00 01 11 10 00 01 11 10 1 × 0 1 × × × × 1 0 0 1 1 0 0 0 Q3nQ2n Q1nQ0n 00 01 11 10 00 01 11 10 驱动方程 （3）画逻辑电路图 　三、中规模集成计数器 　　目前中规模集成计数器种类较多，使用也十分广泛，与一般时序电路一样，它们可分为同步计数器和异步计数器两大类，通常的集成芯片为BCD码十进制计数器或四位二进制计数器，这些计数器功能完善，还可自扩展，这里以两个常用的集成计数器（7490和74161）为例，来说明它们的功能和扩展应用的方法。 　　 　（一）异步集成计数器7490 　　集成芯片7490是一个异步的BCD码十进制计数器，现将其功能及扩展应用分述如下： 1.功能分析 　（1）逻辑电路图 　　7490集成芯片内部逻辑电路，由四个下跳沿触发JK功能触发器及一些门电路构成。 （a）7490逻辑电路图 （2）原理图 7490是一个14上引脚的芯片，其中电源 VCC（5），地GND（10）及（4），（13）脚为空脚。 （3）7490功能真值表 （4）引脚功能 　　①直接置0（复位）端：当R01、R02全是高电平时，S91、S92全为低电平时， 通过与非门R使各触发器Rd端均为低电平，使触发器输出均为 “0”，实现清零功能。 　　由于清零功能与时钟脉冲无关，称异步清零。 　 ②直接置9端（输出1001） 　　当S91、S92全为高电平时，门S输出为低电平，使触发器的FA、FD置“1”，而FB、FC置“0”，使整个计数器处于8421BC