[工学]第4章__DSP_Builder设计进阶.ppt

第4章 DSP Builder设计进阶 4.1 层次化设计 4.2 用ModelSim进行RTL级VHDL仿真 4.3 使用Synplify进行综合 4.4 使用LeonardoSpectrum进行综合 4.5 Quartus II与DSP Builder的接口 4.1 层 次 化 设 计 上一章我们已在Matlab/Simulink中设计了一个简单的正弦波发生器。作为示例，该模型是非常简单的，只需要数个DSP Builder模块就可以构成。但在其它许多实用领域，如通信领域中，实际需要实现的DSP模型往往要复杂得多，如果把所有模块放在同一个Simulink图中，设计图会显得非常复杂、庞大，不利于阅读和排错。这时，就必须采用层次化设计方法来设计模型了。 4.1.1 DSP Builder的子系统 DSP Builder可以支持层次化设计方法。在Matlab的Simulink建模时，可以使用SubSystem来完成子系统的封装和调用。DSP Bulider继承了Simulink的子系统(SubSystem)来完成DSP模型的层次化设计。 下面以一个示例来具体说明DSP Builder的层次化设计。 首先建立一个新的模型，命名为subsint模型，依照图4-1连接起来(这个图是前面sinout模型的简化，因此也可以复制sinout模型的Simulink图到subsint模型，再修改一下即可)。 在subsint模型窗口中，按住鼠标左键，移动鼠标画一个框，选中图中除了SignalCompiler、Step模块以外的所有模块(可以通过按住键盘上的Shift键，用鼠标左键点击来改变模块的选择情况)。接着，在选中的模块上点击鼠标右键，在弹出的右键菜单中(如图4-2所示)选择“Create subsystem”，建立子系统。 图4-3中所示的是建立子系统后subsint模型的Simulink原理图。从图中可以看到原来被选中的那些模块和连线都消失了，只剩下一个新建立的子系统模块：Subsystem。 在新生成的Subsystem模块上共有两个端口：In1、Out1。 事实上图4-3显示的是subsint模型的顶层(Top Level)原理图。这时用鼠标双击Subsystem子系统模块，就会弹出“subsint/Subsystem”窗口，显示Subsystem子系统模块封装的原理图(见图4-4)。可以看出，封装后的图自动增加了两个Simulink的端口，即：In1和Out1。 在打开的子系统模块中，可以任意地增删模块；放置仿真用的Simulink库的模块；引入“Scope”等。不过某些DSP Builder库的模块只能放置在顶层原理图中，比如SignalCompiler模块。假如在子系统模块中放置了SignalCompiler模块，只可以进行Simulink的仿真，但不能使用SignalCompiler来生成相应的VHDL代码。 同普通的DSP Builder模块一样，子系统模块也可以自行命名，操作方法同普通模块。见图4-5，可以把Subsystem子系统模块的名字修改为singen。 在子系统中的输入/输出端口的名字也可以定制。 在“subsint/singen”子系统窗口，修改输入端口“In1”为“CtrlIn”，输出端口“Out1”为“OutSin”(见图4-6)。当修改好端口后，修改的结果立刻在subsint模型的顶层原理图上的singen子系统模块上显示出来。不需要任何的更新操作。 图4-7就是更改singen子系统端口名称后subsint模型顶层原理图的显示。 Simulink的子系统的端口的增删操作也比较简单，可以直接在子系统的图上加入或者删除输入、输出端口。在调用该子系统模块的上层原理图上，马上就会更改相应的子系统模块的显示。 对于生成的子系统模块，可以将其当成一般的DSP模块来使用，允许任意复制、删除子系统模块，或者再组合其它的模块来生成更高一层的子系统。 4-8是最后的subsint模型图。限于篇幅，下面仅列出新增模块需要修改的参数值： Offset模块：(Altbus) 库：Altera DSP Builder中Bus Manipulation库 参数“Bus