[工学]第五章_VHDL设计1.ppt

5.1 多路选择器VHDL描述 5.2 寄存器描述及其VHDL语言现象 5.3 1位二进制全加器的VHDL设计 5.4 基本组合逻辑电路VHDL描述 5.5 扩展设计 实验 D触发器扩展应用 延迟电路 D触发器扩展应用 微分电路(延迟电路的应用) 将原来可能超过一个时钟脉冲周期宽度的信号微分成恰好只有一个周期。 微分信号形式有三种：上升沿微分，下降沿微分、升降沿微分。 扩展设计 用仿真软件测试74181器件功能。 理解74181ALU器件的基本功能，并用VHDL语言进行描述8位多功能ALU。 习 题 习 题 习 题 习 题 习 题 习 题 习 题 综合设计实例：智力竞赛抢答器设计 1.抢答器具有第一信号鉴别和锁存功能，使除第一抢答者外的按钮不起作用。 2.设置一个主持人“复位”按钮。 3.主持人复位后，开始抢答，第一信号鉴别锁存电路得到信号后，有指示灯显示抢答组别，扬声器发出2～3秒的音响。 4.设置一个计分电路，每组开始预置100分，由主持人记分，答对一次加10分。 5-2. 图3-17所示的是4选1多路选择器，试分别用IF_THEN语句和CASE语句的表达方式写出此电路的VHDL程序。选择控制的信号s1和s0的数据类型为STD_LOGIC_VECTOR；当s1=0，s0=0；s1=0，s0=1；s1=1，s0=0和s1=1，s0=1分别执行y=a、y=b、y=c、y=d。 图3-17 4选1多路选择器 5-3. 图3-18所示的是双2选1多路选择器构成的电路MUXK，对于其中MUX21A，当s=0和1时，分别有y=a和y=b。试在一个结构体中用两个进程来表达此电路，每个进程中用CASE语句描述一个2选1多路选择器MUX21A。 图3-18 双2选1多路选择器 5-4. 图3-19是一个含有上升沿触发的D触发器的时序电路，试写出此电路的VHDL设计文件。 图3-19 时序电路图 5-5. 给出1位全减器的VHDL描述。要求： (1) 首先设计1位半减器，然后用例化语句将它们连接起来，图3-20中h_suber是半减器，diff是输出差，s_out是借位输出，sub_in是借位输入。 (2) 以1位全减器为基本硬件，构成串行借位的8位减法器，要求用例化语句来完成此项设计(减法运算是 x – y - sun_in = diffr)。 图3-20 1位全减器 5-6. 根据图3-21，写出顶层文件MX3256.VHD的VHDL设计文件。 图3-21 题3-6电路图 3-7. 设计含有异步清零和计数使能的16位二进制加减可控计数器。 5-6. 根据图3-21，写出顶层文件MX3256.VHD的VHDL设计文件。 【例4-12】 ... PROCESS BEGIN wait until CLK = 1 ; --利用wait语句 Q = D ; END PROCESS; 【例4-13】 ... PROCESS (CLK) BEGIN IF CLK = 1 THEN Q = D ; --利用进程的启动特性产生对CLK的边沿检测 END IF; END PROCESS ; 【例4-14】 ... PROCESS (CLK，D) BEGIN IF CLK = 1 --电平触发型寄存器 THEN Q = D ; END IF; END PROCESS ; 4.2.4 异步时序电路设计 【例4-15】 ... ARCHITECTURE bhv OF MULTI_DFF IS SIGNAL Q1,Q2 : STD_LOGIC; BEGIN PRO1: PROCESS (CLK) BEGIN IF CLKEVENT AND CLK=1 THEN Q1 = NOT (Q2 OR A); END IF; END PROCESS ; PRO2: PROCESS (Q1) BEGIN IF Q1EVENT AND Q1=1 THEN Q2 = D; END IF; END PROCESS ; QQ = Q2 ; ... 图4-9 例4-15综合后的电路（Synplify综合） 5.2.5 VHDL设计基本概念和语言现象小节 数据类型 数据对象 信号属性