TFT液晶屏接口数字屏信号说明.PDF

TFT液晶屏接口(数字屏)信号说明 VSYNC: vertical synchronization   [siŋkrənaizeiʃən]:水平同步信号.  HSYNC: horizontal synchronization 垂直同步信号.  PCLK(或 DCLK):像素(像点)时钟信号.  DE Display Enable :   BrightPWM:   Brightn:                                                                                基于嵌入式 Linux 的 TFT LCD IP 及驱动的设计 系统总体设计方案 本系统的总体设计框图如图1 所示。 图1 系统框图 Nios II 处理器在 SDRAM 中开辟帧缓冲(Frame buffer)，可以是单缓冲也可以是双缓冲。以单缓冲为例。处理器将一帧图像数据(640×480×2Bytes，RGB565 ， 16bit)存入帧缓冲，然后将帧缓冲的首地址写入到 LCD 控制器，并启动 LCD 控制器。该控制器自动从传来的首地址处开始读取数据，并按照 TFT 的格式输 出。图中各模块由 Avalon Bus 连接在一起。Avalon Bus 是一种简单的总线结构，Nios II 处理器和各种外设都是通过 Avalon Bus 连接在一起。由图 1 可以看 出，作为 Slaver 的 SDRAM Controller 分别要受到 Processor 和 LCD Controller 的控制，为了解决总线冲突，Avalon Bus 自动在有冲突的接口上加入了Arbitrator 这样一个仲裁模块，用于合理分配总线时间，用户通过改变每个模块的权值来改变对其分配总线时间的多少。在这个系统中，SDRAM Controller 是影响整个 系统性能的关键。以SDRAM 时钟频率为 100MHz 计算，16bit 的 SDRAM 其数据总带宽为 200MByte/s ， 640×480×2Bytes×60Hz 的TFT LCD 要占用 36MByte/s 左右的带宽，这对于还要处理其他任务的处理器来说是很大的影响。 LCD 控制器的 FPGA 实现 Avalon Bus Slaver 从总线接口模块实现 Avalon 从总线接口负责处理器与 LCD 控制器的接口控制，LCD 控制器在整个系统中作为从设备，NIOS II 通过该接口对控制寄存器进行设置，控制 LCD 。 LCD 从模块有四个 32bit 的可读写寄存器，用于控制LCD 控制器的工作和指示其工作状态。 Avalon Bus DMA Master 主设备接口模块实现 Avalon Bus DMA Master 负责按照控制模块的指令，读取 SDRAM 中的数据，并写入到FIFO 中，其核心部分是DMA 地址累加器。当条件满足时，地址累加 器开始在 100MHz 的时钟下以4 为单位开始累加用于生成读取 SDRAM 的地址。读完一帧的数据后，自动复位到首地址，继续累加。 主设备接口采用带延迟的主设备读传输模式，在这种传输模式下，即使没有接收到上一次的有效数据，主设备也可以发起下一次读命令。当 waitrequest 信号 无效(低电平) 时，主设备可以连续的发起读命令，当waitrequest 信号有效(高电平) 时，主设备开始等待，直到其变为低电平。当readdatavalid 信号有效(高电 平) 时，表示读数据有效，此时主设备可以锁存数据口上的有效数据。这里没有使用 flush 信号， flush 信号会清除前面一切未完成的读命令。Avalon 总线保 证数据的输出顺序与主设备要求的顺序一致(即与主设备地址输出顺序一致) 。 readdatavalid 信号可以作为 FIFO 的wrreq 信号，这样可以直接将读出来的数据 写入到 FIFO 中。当前地址等于尾地址时，则复位累加器，使之重新开始从首地址累加。地址累加器代码模块如图3 。 图2 LCD BSF 图 图3 设备接口模块 BSF 图 FIFO 模块实现 FIFO 的作用是