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数字系统设计—第二部分 Verilog 高级语法详细解释 深圳大学信息工程学院 徐渊 语法要点详细讲解 有关测试模块编写的语法 ； 语法的高级部分： 函数、任务、文件、存贮器建立模型、双向总线、UDP 综合指令 语法详细讲解 Verilog测试模块的编写 目的： 复习如何编写较复杂的测试文件，对所做的设计进行完整的测试和验证。 掌握组织模块测试的常用方法；学会编写常用的测试代码。 了解ROM和RAM 了解双向端口 语法详细讲解 用Verilog设计的步骤 注：虚线表示编译器能检查输入文件的可读性和是否存在以及是否允许生成输出文件 include 文件 设计文件 厂家元件 库文件 输入文件：激励和期望的输出信号 输出文件：激励和实际输出的信号 编译器 仿真器 仿真器 语法详细讲解 测试平台的组成 激励 信号 需要验证的 设计 激励信号 和用于验 证的结果 数据 需要验证的 设计 简单的测试平台 复杂的测试平台 语法详细讲解 并行块 在测试块中常用到fork…join块。用并行块能表示以同一个时间起点算起的多个事 件的运行，并行地执行复杂的过程结构，如循环或任务。举例说明如下： module inline_tb; reg [7:0] data_bus; initial fork data_bus= 8’b00; #10 data_bus = 8’h45; //这两个repeat开始执行时间不同，但能同时运行 #20 repeat (10) #10 data_bus = data_bus +1; #25 repeat (5) # 20 data_bus = data_bus 1; #140 data_bua = 8’h0f; join endmodule 语法详细讲解并行块 时间 data_bus 0 8’b0000_0000 10 8’b0100_0101 30 8’b0100_0110 40 8’b0100_0111 45 8’b1000_1110 50 8’b1000_1111 60 8’b1001_0000 65 8’b0010_0000 70 8’b0010_0001 时间 data_bus 80 8’b0010_0010 85 8’b0100_0100 90 8’b0100_0101 100 8’b0010_0001 105 8’b0100_0110 110 8’b1000_1100 120 8’b1000_1110 125 8’b0001_1100 140 8’b0000_1111 上面模块的仿真输出如下： 语法详细讲解强制激励 在一个过程块中，可以用两种不同的方式对信号变量或表达式进行连续赋值。 过程连续赋值往往是不可以综合的，通常用在测试模块中。 两种方式都有各自配套的命令来停止赋值过程。 两种不同方式均不允许赋值语句间的时间控制。 assign和deassign 适用于对寄存器类型的信号 （例如：RTL级上的节点或测试模块中在多个地方被赋值的信号）进行赋值。 initial begin #10 assign top.dut.fsml.state_reg = `init_state; #20 deassign top.dut.fsml.state_reg end 语法详细讲解强制激励 force 和 release 用于寄存器类型和网络连接类型（例如：门级扫描寄存器的输出）的强制赋值，强制改写其它地方的赋值。 initial begin # 10 force top.dut.counter.scan_reg.q=0; # 20 release top.dut.counter.scan_reg.q;