[工学]数字电路 第五章2.ppt

第五章 时序逻辑电路 本章主要内容 时序逻辑电路的分析 时序逻辑电路的设计 中规模集成器件的应用 组合电路和时序电路 时序电路的描述方法 代数法－－用逻辑表达式描述 图表法描述 状态表 状态图 时序电路的分类 同步时序电路－－由统一时钟推动状态变 化，状态变化在时钟脉冲特定时刻进行 米里Mealy型 摩尔Moore型 异步时序电路－－没有时钟；或有时钟， 但状态变化不和时钟同步（状态变化的 时间不一致） Mealy型和Moore型 同步时序电路的分析 分析的思路 时序电路＝组合电路＋存储电路 例1：分析图示同步时序电路 （P138） 1) 输出逻辑表达式 Z＝XQ2Q1 状态表 4) 画状态图 5) 分析电路功能 分析状态图或者状态表，可以看出：当X=0时，电路状态维持不变；当X=1时，随着CP的作用，电路状态按照00—01—10—11—00的规律变化，并在11—00变化时输出一个进位脉冲。 所以此电路是一个可控（有使能端）的模四加法计数器。 时序电路分析的一般步骤 1)分析电路，确定输出方程、激励方程； 2)写出（存储）电路的状态方程 3)列状态转换真值表和状态表 4)画出状态图（必要时画波形） 6)分析电路功能 例2：分析图示同步时序电路（P139) 分析电路，得到输出方程和状态方程 状态表 电路功能分析 输入X为0，电路状态Q转换为1； 输入X为1，电路状态Q转换为0； 只有状态1转换为0时，电路输出0； 01序列检测（如初始态为1，可能有一个误动作） 例3：P140 同步时序电路的设计 分析的逆过程 逻辑功能?电路 设计过程 牵涉到状态化简，状态分配，触发器选型等 设计过程较复杂，本章仅讨论基本内容 同步时序电路设计的一般步骤 基本指导思想：用尽可能少的触发器和门电路来完成设计 问题?电路的功能描述 （拟定原始状态图或状态表） 状态简化 使状态数最少 状态分配 （确定触发器数目、状态分配方案） 触发器选型 常用JKFF、DFF 求输出函数和激励函数表达式，画电路图 建立原始状态图和状态表 拟定01序列检测器的状态图和状态表，实现连续检测功能： 例：输输 状态图和状态表 拟定1001序列检测器的状态图和状态表，实现： 1.连续检测功能（可重叠） 2.分段检测功能 3.连续检测 （不可重叠） 连续检测（可重叠） 分段检测 连续检测（不可重叠） 下图为一个铁路和公路交叉路口的交通控制器。 状态化简 等价状态 两个（或多个）状态在相同输入条件下，输出相同，且次态等价，则称这两个（或多个）状态为等价状态。 等价状态必须满足： 1.输出相同 2.次态等价： a.次态相同 b.次态交错 c.次态循环(次态互为隐含条件） 等价关系具有传递性（A,B),(A,C)?(B,C) 隐含表法简化状态 略 状态分配和触发器选型 状态分配：给状态表中的每一个状态指定一个二进制代码，形成二进制状态表。 方案不一样，所得到的输出函数和激励函数的表达式也不同，由此而设计出来的电路复杂度也不同。 决定编码的长度 寻找一种最佳的或接近最佳的状态分配方案 *目前没有确定的最佳分配规则，一般只进行二进制码的分配（相邻原则） 触发器选型：通常选用JKFF或DFF 确定激励函数和画出电路图 通常通过激励表结合状态转换真值表来确定。 例：设计实现下图所示状态表的电路。（P134） 采用JK触发器，则激励表为 用卡诺图化简得 采用D触发器 用卡诺图化简得： 常用中规模（时序）集成电路 寄存器 锁存器 移位寄存器 计数器 寄存器（REGISTER) 寄存器分类 集成寄存器74xx175（并入并出） 三态输出的寄存器74xx173 4位单向移位寄存器74xx195 4位双向移位寄存器74xx194 寄存器的应用 锁存器（Latch） 无时钟 使能信号有效时，输出随输入变化 使能信号结束时，对应数据被锁定 可寻址锁存器74xx259 锁存器应用 寄存器、锁存器以及数据缓冲器 寄存器和锁存器：存储二进制数据 寄存器：时钟驱动； 锁存器：控制信号控制 锁存器和数据缓冲器：锁存器不锁存时，和数据缓冲器一样，输出随输入变化； 锁存器可以锁存数据；数据缓冲器不行； 记数器Counter 统计输入脉冲的个数 模：所能统计的输入脉冲的最大值 应用最广泛的时序电路 分类： 按工作方式：同步、异步 按进制：二进制、十进制、任意进制 按逻辑功能：加、减、可逆 按控制：同步预置、异步预置 同步记数器 四位同步二进制记数器74xx161/163 功能分析 复位 161是异步复位（和CP信号不同步） 163是同步复位（和CP信号同步） 置数 同步置数 进位输出信号 在记