SER的DES介绍.pdf

1 SERDES 系统简介 SERDES 是英文SERializer( 串行器)/DESerializer(解串器) 的简称。它是一 种主流的时分多路复用(TDM) 、点对点(P2P) 的串行通信技术。即在发送 端多路低速并行信号被转换成高速串行信号，经过传输媒体(光缆或铜 线) ，最后在接收端高速串行信号重新转换成低速并行信号。这种点对点 的串行通信技术充分利用传输媒体的信道容量，减少所需的传输信道和 器件引脚数目，从而大大降低通信成本。 SERDES 技术最早应用于广域网(WAN)通信。国际上存在两种广域 网标准：一种是 SONET，主要通行于北美；另一种是 SDH ，主要通行 于欧洲。这两种广域网标准制订了不同层次的传输速率。目前万兆 (OC- 192)广域网已在欧美开始实行，中国大陆已升级到2.5 千兆(OC-48) 水平。SERDES 技术支持的广域网构成了国际互联网络的骨干网。 SERDES 技术同样应用于局域网(LAN)通信。因为 SERDES 技术主要 用来实现ISO 模型的物理层，SERDES 通常被称之为物理层(PHY)器件。 以太网是世界上最流行的局域网，其数据传输速率不断演变。IEEE 在 2002 年通过的万兆以太网标准，把局域网传输速率提高到了广域网的水 平，并特意制订了提供局域网和广域网无缝联接的串行 WAN PHY 。与 此同时，SERDES 技术也广泛应用于不断升级的存储区域网(SAN) ，例 如光纤信道。 随着半导体技术的迅速发展，计算机的性能和应用取得了长足进步。 可是，传统并行总线技术——PCI 却跟不上处理器和存储器的进步而成 为提高数据传输速率的瓶颈。新一代 PCI 标准 PCI Express 正是为解决 计算机IO 瓶颈而提出的(见表 1)。 PCI Express 是一种基于SERDES 的串行双向通信技术，数据传输速 率为2.5G/通道（lane ），可多达32 通道（lane ），支持芯片与芯片和背板 与背板之间的通信。国际互联网络和信息技术的兴起促成了计算机和通 信技术的交汇，而 SERDES 串行通信技术逐步取代传统并行总线正是这 一交汇的具体体现。 2 SERDES 系统组成 基于 SERDES 的高速串行接口采用以下措施突破了传统并行 I/O 接 口的数据传输瓶颈：  采用差分信号传输代替单端信号传输，增强了抗噪声、抗干扰能力；  采用时钟和数据恢复技术代替同时传输数据和时钟，解决了限制数 据传输速率的信号时钟偏移问题。 一个典型SERDES 收发机由发送通道和接收通道组成(见图) ：  编码器、串行器、发送器以及时钟产生电路组成发送通道；  解码器、解串器、接收器以及时钟恢复电路组成接收通道。 顾名思义，编码器和解码器完成编码和解码功能，其中 8B/10B 、64B/66B 和不规则编码(scrambling)是最常用的编码方案。串行器和解串器负责从 并行到串行和从串行到并行的转换。串行器需要时钟产生电路，时钟发 生电路通常由锁相环(PLL) 来实现。解串器需要时钟和数据恢复电路 (CDR) ，时钟恢复电路通常也由锁相环来实现，但有多种实现形式如相 位插植、过剩抽样等。发送器和接收器完成差分信号的发送和接收，其 中LVDS 和 CML 是最常用的两种差分信号标准。另外还有一些辅助电 路也是必不可少的，例如环路(loopback)测试、内置误码率测试等等。 通信标准制订了严格的性能指标以确保系统的可靠性和互用性。 SERDES 芯片的主要性能指标包括抖动产生、抖动容忍、抖动转移以及 系统误码率(BER)等。抖动产生取决于时钟发生电路特别是压控振荡器 (VCO) 的相位噪声；抖动容忍取决于时钟恢复电路容忍抖动的能力，而 抖动转移是在用作中继器时必须满足的指标，同时取决于时钟发生和时 钟恢复电路的性能。系统误码率(通常要求低于 10- 12)由时钟抖动性能、 发送器信号幅度、接收器灵敏度以及链路信道特性共同决定。对于普通 FR4 印刷电路板而言，趋肤效应和介质损耗导致的码间(intersymbol)干扰 是限制背板传输速率和距离的最主要因素。因此，信号均衡甚至自适应 均衡技术正在成为