EDA(第5讲)第3章VHDL入门4.pptVIP

3.4 计数器、移位寄存器的设计 运算符重载概念： 当进行非整数类型数据运算操作时需要调用运算符重载函数，这可以打开程序包STD_LOGIC_UNSIGNED。 4位加法计数器 波形 带计数使能和异步清零的十进制计数器 VHDL语句结构与语法小节 * * Cnt4 CLK Q 4位二进制加法计数器 4位二进制加法计数器 ENTITY CNT4 IS PORT ( CLK : IN BIT ; Q:BUFFER INTEGER RANGE 15 DOWNTO 0) ; END ; ARCHITECTURE bhv OF CNT4 IS BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q = Q + 1 ; END IF; END PROCESS ; END bhv; ？？？ 说明： 1.表面上BUFFER具有双向端口INOUT的功能，但实际上其输 入功能是不完整的，它只能将自己输出的信号再反馈回 来，并不含有IN的功能。 2.表达式Q = Q + 1的右项与左项并非处于相同的时刻 内，对于时序电路，除了传输延时外，前者的结果出现于 当前时钟周期；后者，即左项要获得当前的Q + 1，需等 待下一个时钟周期。 3.VHDL规定，加、减等算数操作符对应的操作数的数据类型 只能是整数类型INTEGER ,除非利用重载函数对算数操作符 作特殊说明。 整数类型 1 十进制整数 0 十进制整数 35 十进制整数 10E3 十进制整数，等于十进制整数1000 16#D9# 十六进制整数，等于十六进制整数D9H 8#720# 八进制整数，等于八进制整数720O 2 二进制整数，等于二进制整 Q : BUFFER NATURAL RANGE 15 DOWNTO 0； 计数从0000开始到1111结束，总共16种状态循环计数 输入时钟脉冲周期设置时最少要有50ns,否则波形毛刺较多，不利于得到正确的结果 时钟 设置时钟周期 50~100ns 设置仿真时间 100us~1ms 双击 在下拉列表中选Hex 图3-13 4位加法计数器工作时序 计数器设计的另一种表述 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; USE IEEE.STD_LOGIC_UNSIGNED.ALL ; ENTITY CNT4 IS PORT ( CLK : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ) ; END ; ARCHITECTURE bhv OF CNT4 IS SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q1 = Q1 + 1 ; END IF; END PROCESS ; Q = Q1 ; END bhv; 引入寄存器 图3-12 4位加法计数器RTL电路（Synplify综合） LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT (CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT10; ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS(CLK, RST, EN) VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST = 1 THEN CQI := (OTHERS =0) ; --计数器异步复位 ELSIF CLKEVENT AND CLK=1