第6章 的微处理器.ppt

PCI总线 ISA总线 现代总线系统 早期总线是CPU芯片引脚的延伸和驱动能力的增强---简单总线。 简单总线按功能分为三类：地址线、数据线、控制线。 存在以下不足： CPU是总线上唯一的主控者； 总线结构与CPU紧密相关，通用性较差。 现代总线的趋势是标准总线，与结构、CPU、技术无关。 现代总线可分为四个部分： 1.数据传送总线：由地址线（单向）、数据线（双向）、控制线（单向）组成； 2.仲裁总线：包括总线请求线和总线授权线； 3.中断和同步总线：包括中断请求线和中断认可线； 4.公用线；时钟信号、电源等。 第6章教学要求 1. 了解8088/86的两种组态形式； 2. 掌握最小组态下的引脚定义、总线形成和总线时序； 3. 了解最大组态下的引脚定义、总线形成和总线时序； 4. 理解总线及其层次结构 * * (三)内存或I/O端口写时序（最小模式） 总线操作——最小模式下的总线写操作时序(有Tw) (四)内存或I/O端口写时序（最大模式） 8088与8086的区别: （1）AD15—AD0换成AD7—AD0和A15—A8， A15—A8在T1、T2、T3 、T4期间均为传送地址信号。 （2）M/IO*换成IO/M*。 （3）无BHE*信号。 T4 T3 T2 T1 ALE CLK A19/S6～A16/S3 A15～A8 AD7～AD0 A15～A8 A7～A0 输出数据 A19～A16 S6～S3 READY （高电平） IO/M* WR* 存储器写总线周期 等待状态Tw的插入 (五)总线请求／响应时序(最小模式) 总线主设备：能够控制系统总线工作的设备。 CPU在合适的条件响应总线请求：  总线请求响应的条件 总线空闲 立即响应 总线不空闲 总线是否加锁 未锁 当前总线周期结束 加锁 当前指令周期结束 图6.16 总线请求响应的条件 在微机中，总线主设备除了主CPU外，还有从CPU(如NPU 8087、IOP 8089)和DMA控制器(DMAC，如8237、8257等芯片)等。 总线请求／响应时序分为四个阶段： 请求、响应、使用、释放总线 在8086系统的最小模式下，使用一对联络信号HOLD和HLDA控制各阶段的转换。 T1或T4的下降沿 1至2个T CLK HOLD 三态总线　CPU 2个T CPU CPU三态总线浮空，请求设备使用总线 图6.17　总线请求／响应时序（最小模式） HLDA (六)总线请求／响应时序(最大模式) 当8086系统工作于最大模式时，是在一条信号线上，使用连续的三个负脉冲信号联络控制总线的请求、响应、使用和释放各阶段的转换。 为保证负脉冲能在一个时钟周期中被正确检测，其脉冲宽度为一个时钟周期。 其它主控设备控制总线 图6.18　8086总线请求／响应时序（最大模式） 其它的总线主设备向CPU提出请求 CPU对提出请求的设备作出响应 请求总线的设备向CPU交还总线 CPU控制总线 CPU控制总线 RQ/GT （1）请求。当从CPU需使用总线时，应向8086 CPU发出第一个负脉冲（总线请求信号 ），并不断检测信号线。8086 CPU在每个时钟周期检测信号线，发现信号后，在当前总线周期的T4或下一总线周期的T1结束时，发出第二个负脉冲（总线响应信号），同时放弃对系统总线的控制。 （2）使用。从CPU检测到信号后，即接管系统总线的控制权并使用系统总线。 （3）释放。当从CPU使用结束时，将释放总线，同时发出第三个负脉冲。在从CPU操作期间，8086 CPU不断检测信号线，发现负脉冲后，则在下一个时钟的下降沿打开所有的三态引脚，恢复对系统总线的控制。 中断请求响应的条件 IF=0 禁止响应 IF=1 当前指令周期结束且无总线请求及非屏蔽中断请求 响应 当CPU接收到可屏蔽中断请求INTR时，CPU在合适的条件下才响应该请求： (七)中断响应时序 中断响应时序 当 CPU响应可屏蔽中断请求后，进入中断响应操作，该操作由两个中断响应周期完成，每个中断响应周期又由4个T周期组成。 注意： 8086在两个中断响应周期之间还有3个空闲时钟周期(Ti)。 通知外设，其中断请求被接收 由外设向CPU提供 中断类型号 最大模式仅比最小模式增加了一路控制信号LOCK，该信号从第一个中断响应周期的T2到第二个中断响应周期的T2保持低电平，禁止其它的总线主设备在中断响应操作期间请求系统总线控制权，以保证中断响应操作不被打断。 (八)系统复位时序 8086 CPU的RESET引脚用来启动或再启动系统，当8086在RESET引脚上检测到一个脉冲的上跳沿时，就停止正在进行的所有操作，进入初始化状态，直到RESE