5_Vhdl程序的顺序结构.pptVIP

5.4 VHDL程序的顺序结构 顺序语句（Sequential Statements）和并行语句（Concurrent Statements）是VHDL程序设计中两大基本描述语句系列。 顺序语句用以定义进程、过程和函数的行为。其特点是每一条顺序语句的执行（指仿真执行）顺序是与它们的书写顺序基本一致的 。 VHDL有如下六类基本顺序语句：赋值语句；转向控制语句；等待语句；子程序调用语句；返回语句；空操作语句。 一、赋值语句 分为变量赋值语句和信号赋值语句。 1.变量赋值语句 格式： 变量赋值目标:＝赋值源表达式 例： a:＝9; 2.信号赋值语句 格式： 信号赋值目标=赋值源表达式 例： a=9; 一、赋值语句 赋值目标 （1）标识符赋值目标及数组单元素赋值目标 标识符赋值目标是以简单的标识符作为被赋值的信号或变量名。数组单元素赋值目标的表达形式为： 数组类信号或变量名（下标名） （2）段下标元素赋值目标表示方式为： 数组类信号或变量名（下标1 TO/DOWNTO 下标2） 括号中的两个下标必须用具体数值表示，并且数值范围必须在所定义的数组下标范围内，两个下标的排序方向要符合方向关键词TO或DOWNTO， VARIABLE A，B：STD_LOGIC_VECTOR(1 TO 4)； A（1 TO 2）：=“10”- - 等效于A（1）：=‘1’，A（2）：=‘0’ A（4 DOWNTO 1）：=“1011“； 二、IF语句 IF语句是一种条件语句，它根据语句中所设置的一种或几种条件，有选择地执行指定的顺序语句，其语句结构有三种。 格式一（二选一格式）： IF 条件句 THEN 顺序语句； ELSE 顺序语句； END IF； 条件句必须由布尔表达式构成 ， 二、IF语句 格式二（门闩格式）： IF 条件句 THEN 顺序语句； END IF； 没有else的个格式，综合时生成一个寄存器的结构 二、IF语句 格式三（多选择控制） IF 条件句1 THEN 顺序语句1； ELSIF 条件句2 THEN 顺序语句2； … ELSE 顺序语句； END IF； 二、IF语句 If then elsif 语句中隐含了优先级别的判断，最先出现的条件优先级最高，可用于设计具有优先级的电路。 描述组合逻辑时，一般要使用有else的if语句。 对于组合逻辑电路，尽量避免使用门闩格式。 三、CASE语句 CASE语句是一种选择语句，根据满足的条件直接选择多项顺序语句中的一项执行。 CASE语句的结构如下： CASE 表达式 IS WHEN 选择值1 = 顺序语句1； WHEN 选择值2 = 顺序语句2； … WHEN OTHERS = 顺序语句； END CASE； 语句中的“=”不是操作符，它只相当于“THEN”的作用 三、CASE语句 当执行到CASE语句时，首先计算表达式的值，然后根据条件句中与之相同的选择值，执行对应的顺序语句，最后结束CASE语句。 选择值可以有四种不同的表达方式： ①单个普通数值，如4； ②数值选择范围，如（2 TO 4），表示取值2、3或4； ③并列数值，如3|5，表示取值为3或者5； ④混合方式，以上三种方式的混合。 三、CASE语句 使用CASE语句需注意以下几点： （1）条件句中的选择值必须在表达式的取值范围内。 （2）CASE语句中每一条件句的选择值只能出现一次，不能有相同选择值的条件句出现，也就是说不能有重复的条件。 如：case i is when 3|5 =a=“00”; when 2 to 4=a=“11”; （3）CASE语句执行中必须选中，且只能选中所列条件语句中的一条。这表明CASE语句中至少要包含一个条件语句。 三、CASE语句 （4）除非所有条件句中的选择值能完整的覆盖CASE语句中表达式的取值，否则最末一个条件句中的选择必须用“OTHERS”表示。它代表已给的所有条件句中未能列出的其他可能的取值，这样可以避免综合器插入不必要的寄存器。这一点对于定义为STD_LOGIC和STD_LOGIC_VECTOR数据类型的值尤为重要，因为这些数据对象的取值除了1和0以外，还可能有其他的取值，如高阻态Z、不定态X等。 三、CASE语句 与IF语句相比，CASE语句组的程序可读性比较好，这是因为它把条件中所有可能出现的情况全部列出来了，可执行条件一目了然。而且CASE语