[工学]数电第6章.ppt

IC综合设计 在数字信号的传输和数字系统的测试中，有时需要用到一组特定的串行数字信号。这种串行数字信号成为序列信号。 产生序列信号的电路称为信号发生器。 * 数字电路逻辑设计 * 课堂例题： * 数字电路逻辑设计 * 【例】产生一个8位的序列信时间顺序自左而右） 序列长度P=8，先设计一个M=8进制计数器； 再接一个8选1数据选择器 * 数字电路逻辑设计 * 顺序脉冲发生器 当环形计数器工作在每个状态只有一个1的循环状态时，它就是一个顺序脉冲发生器。 * 数字电路逻辑设计 * 作业+预习 作业： [题6.1]；[题6.3]； [题6.5]；[题6.10]； [题6.11]；[题6.12]; [题6.13]; [题6.16]; [题6.20]; [题6.21]; [题6.22]; [题6.29]; [题6.30]; 下节预习内容： 第七章 * 数字电路逻辑设计 * * Notes：除了m5、m6、m7约束项外，对无有效时钟 （Q0↓）的状态也作约束项处理（m0、m2、m4）因无有效时钟，不管m5、6、7何种状态，对Q2无影响。 * 方法较多、随意性大，介绍常用一种波形法 * 2. N M ①M＝N1×N2 先用前面的方法分别接成N1和N2两个计数器。 N1和N2间的连接有两种方式： 并行进位方式：用同一个CLK，低位片的进位输出作为高位片的计数控制信号，两片始终同时处于计数状态。 串行进位方式：低位片的进位输出作为高位片的CLK。 * 数字电子技术基础 * 【书P303：例6.3.3】 课堂例题： * 数字电路逻辑设计 * 【例6.3.3】用两片74160接成百进制计数器 ⒈并行进位法 片⑴：10个脉冲→ Q3Q2Q1Q0＝0000(0)→1001(9)时， C：0 →1 片⑵：CLK：上升沿作用，计数。 * 数字电路逻辑设计 * ⒉串行进位法 片(1) 第10个脉冲→ Q3Q2Q1Q0＝1001(9)时， C：0 →1→片(2)CLK＝低电平； 片⑴和片⑵都处在计数状态，但工作不同步。 片(1) 下一个脉冲→ Q3Q2Q1Q0＝0000(0)时， C：1 →0→片(2)CLK：上升沿作用，计数。 ②M不可分解 采用整体置零和整体置数法。 先用两片N进制计数器接成 M’M的计数器；然后再采用置零或置数的方法。 * 数字电子技术基础 * 【书P304：例6.3.4】 课堂例题： * 数字电路逻辑设计 * 【例6.3.4】用两片74160接成29进制计数器 ⒈整体置零 （异步） ①先并行进位式连成100进制计数器（片(1)为个位，片(2)为十位） ②当计数到29时经G1门使两片74160同时置零 S0 →S1 →… → S28 当计数到28时经G2门为低电平；当第29个脉冲到达时经G2门为高电平，产生进位输出。 1 0 0 1 （9） 0 1 0 0 （2） 0 0 0 1 （8） * 数字电路逻辑设计 * ⒉整体置数（同步） ①先并行进位式连成100进制计数器（片(1)为个位，片(2)为十位） ②将第28个状态作为LD’的控制信号，第29个脉冲到达时两片同时置零，经G门产生进位输出。 0 0 0 1 （8） 0 1 0 0 （2） 四、移位寄存器型计数器 环形计数器 结构特点：DIR＝Qn-1 * 数字电子技术基础 * 100 010 001 011 101 110 000 111 Q0Q1Q2 移位寄存器的应用 可以作为时钟脉冲的计数器 * 数字电子技术基础 * 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 Notes： M＝n， n个触发器； 有效状态n个，无效状态2n - n，电路利用率低； 不能自启动，抗干扰能力差； 各FF输出Q信号频率均为CLK脉冲频率的1/n ，也称n分频电路； 状态为1的输出端的序号等于计数脉冲的个数，通常不需要译码电路。 * 数字电子技术基础 * 扭环计数器 结构特点：DIR＝Q’n-1 * 数字电子技术基础 * 000 100 110 Q0Q1Q2 111 011 001 010 101 无效状态 Notes： M＝2n，偶数计数器。有效状态2n个，无效状态2n－2n，状态利用率比环形高； 左右移码相邻之间是逻辑相邻的，只有一位有变化，不会同时两个变化，译码输出无冒险现象； 不能自启动 克服不能自启动方法 修改反馈逻辑设计（D0） 对不能自启动状态设计复位信号回收有效循环 * 数字电子技术基础 * 6.4 时序逻辑电路的设计方法 一、简单同步时序逻辑电路的设计 【例1】设计一个串行数据检测电路。该检测电路有一个输入端X，它的功能是对输入信号进行检测.当连续输入出现“110”时，该电路输