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FPGA设计基础 设计实例 BCD码到余3码的转换电路 BCD码和余3码之间有如下关系： －BCD码加3即为余3码。 －余3码是一个自补码,即对于任意一个余3码a,存在另外一个a’, 使得a+a’=9。 电路设计要求： 假设码流以串行流的形式进入转换电路，并以串行流的方式进行发送，BCD码的低位先进入本转换电路，余-3码的低位先发送 /* SIN_POUT_SHIFT */ module SIN_POUT_SHIFT ( RSTB, IN, CLK, Q ); input RSTB, CLK, IN; output [3:0] Q; reg [3:0] Q; always @( posedge CLK or negedge RSTB ) Q = ( !RSTB )? 0: {Q,IN}; endmodule 把4位的并行数据转换为符合以下协议的串行数据流，数据流用scl和sda两条线传输，sclk为输入的时钟信号，data[3:0]为输入数据，d_en为数据输入的使能信号。 module ptos ( d_en ,data ,scl ,sclk ,sda,rst ); input d_en , rst; wire d_en ; input [3:0] data ; input sclk ; wire sclk ; output scl ; output sda ; wire sda ; reg scl,link_sda,sdabuf; reg[3:0] databuf; reg[7:0] state; assign sda=link_sda? sdabuf:1bz; parameter ready = 8 start = 8 bit1 = 8 bit2 = 8 bit3 = 8 bit4 = 8 bit5 = 8 stop = 8 always @(posedge sclk or negedge rst) begin if(!rst) scl=1; else scl=~scl; end always @( posedge d_en) begin databuf=data; end // FSM always @ (negedge sclk or negedge rst) if(!rst) begin link_sda=0; state=ready; sdabuf=1; end else begin case (state) ready: if(d_en) begin link_sda=1; state=start; end else begin link_sda=0; state=ready; end start: if(scld_en) begin sdabuf=0; state=bit1; end else state=start; bit1: if(!scl) begin sdabuf=databuf[3]; state =bit2; end else state=bit1; bit2: if (!scl) begin sdabuf=databuf[2]; state=bit3; end else state =bit2; bit3: if(!scl) begin sdabuf=databuf[1]; state =bit4; end else state =bit3; bit4: if(!scl) begin sdabuf=databuf[0]; state=bit5; end else state =bit4; bit5: if(!scl) begin sdabuf = 0; state=stop; end else state =bit5; stop: if(scl) begin sdabuf=1; state=ready; end else state =stop; default: begin link_sda=0; sdabuf=1; state=ready; end endcase end