ASIC后端设计中的时序偏差以及时钟树综合.pdfVIP

IC设计 IC设计 ■ 同济大学信息与控制工程系 唐振宇 ASIC后端设计中的时序偏差 以及时钟树综合 摘 要：同步设计中，由于时钟网络延时决定了芯片的最大工作速度，所以时钟树需要高精度进行 布线。一种重要的时钟网络设计是缓冲器插入。在超大规模集成电路的设计中，为了最小化 时钟延时和时钟偏差，缓冲器插入是一种有效的方法。在布局布线流程中，时钟树布线在“时 钟树综合”时由工具自动完成。“时钟树综合”在apollo里是在布局完成后布线之前做的。 关键词：缓冲器插入；时钟偏差；时钟树综合 引言 随着工艺的发展，线延时逐渐占据 过列写节点KCL方程，并且使单位 在传统的集成电路设计中，只 了主导地位。 长度L→0，经过一系列数学推导可 须考虑门本身的延迟，互连引起的 对于线的延时，已经提出了不 以得出下面的微分方程： 延迟可忽略。深亚微米芯片的设计 少模型。较早的有lumped model,它 不能沿用传统的设计流程，因为随 把互连线建模为单个电阻R和单个 x是线上任一点到信号源点的 着器件尺寸的不断减小和电路规模 电容C的模型，计算它们的RC延 距离，而V是该点的电势。这个方 的扩大，门的延时越来越小，限制 时，对于较长的互连线就不太适用 程没有闭解，一般采用近似解。输 电路性能提高的主要因素是互连延 了。对于较长的互连线，分布式模 出点的时间常数为 ： ＝ 迟。因此，精确地计算互连延迟在 型是比较精确的，图1是它的示意 R*C*L*L*(N(N+1)/2),其中N=l/L。 芯片设计中具有十分重要的意义。 图。 因为L→0,故N→∞，于是得到 表1是线延时在不同工艺下占总延 其中R和C分别代表单位长度 ＝R*C*l*l/2。可以看出，线的延时 时的比例关系。可以清楚的看到： 的电阻和电容，l代表总的线长。经 与线长的平方成正比，减小线的长 度可以大大降低延时，同时延时与 表1不同工艺下线延时占总延时的比例 RC成正比，故应该采用RC较小的 金属进行长线传输。一种有效的方 法是缓冲器插入。加入缓冲器后， 缓冲器本身会带来延时，但是由于 它减小了线长，大大降低了线延 时，所以总的延时还是减小了。如 果在长l的线中点加一个缓冲器，那 么我们可以计算： ＝ + + =R*C*l*l/ total 1 buf2 8+