数字电路的VHDL设计组合电路设计cbay-Read.PDFVIP

数字电路的 VHDL 设计 组合电路设计 基本门电路的设计（采用数据流设计 ） 基本门电路表达简单逻辑关系，采用简单的赋值语句就能方 便地实现；没有必要采用更复杂的结构。 反相器 y = not a ； 4 输入与非 y = not (a0 and a1and a2 and a3) ； 与或非 y = not （(a1 and a2) or( a3 and a4) ）； 为了表达门电路的延迟时间，可以设置中间信号，利用 after 语句表达延迟时间；为了表达出上升时间和下降时间的 不同，可以采用条件赋值语句： 例：3 输入端异或门 y a b c ⊕ ⊕ 参见 p.417 表 5-46 library ieee; use ieee.std_logic_1164.all; entity kxor3 is port (a, b, c: in std_logic; y: out std_logic); end