VerilogHDL通用时序设计示例.ppt

Verilog HDL 设计示例 * * 有限状态机的设计 - 有限状态机是由寄存器组和组合逻辑构成的 硬件时序电路； - 其状态（即由寄存器组的1和0的组合状态所 构成的有限个状态）只能在同一时钟跳变沿 的 情况下才能从一个状态转向另一个状态； - 究竟转向哪一状态不但取决于各个输入值， 还取决于当前状态。 - 状态机可用于产生在时钟跳变沿时刻触发的 复杂的控制逻辑，是数字逻辑的控制核心。 module fsm (Clock, Reset, A, F, G); input Clock, Reset, A; output F,G; reg F,G; reg [1:0] state ; parameter Idle = 2’b00, Start = 2’b01, Stop = 2’b10, Clear = 2’b11; always @(posedge Clock) if (!Reset) begin state = Idle; F=0; G=0; end else case (state) idle: begin if (A) state = Start; G=0; end start: if (!A) state = Stop; Stop: begin if (A) state = Clear; F = 1; end Clear: begin if (!A) state =Idle; F=0; G=1; end endcase endmodule 推荐：另一种风格的Verilog HDL模型来表示同一个有限状态。在这个模型中，我们把用always语句在时钟沿触发条件下的状态变化放在一个独立的块中， 而把在状态控制下的两个输出分两个独立的组合逻辑always块来描述。见下例： module fsm (Clock, Reset, A, F, G); input Clock, Reset, A; output F,G; reg [1:0] state ; reg F,G; parameter Idle = 2’b00, Start = 2’b01, Stop = 2’b10, Clear = 2’b11; always @(posedge Clock) if (!Reset) begin state = Idle; end else case (state) Idle: if (A) state = Start; Start: if (!A) state = Stop; Stop: if (A) state = Clear; Clear: if (!A) state = Idle; default: state = 2 ’bxx; endcase always @(state or Reset or A) begin if ( !Reset) F = 0; else if (state == Stop) F = 1; end always @(state or Reset or A) begin if (! Reset) G = 0; else if (state == Clear) G = 1; end endmodule