EDA数字频率计课程设计说明书.docVIP

目 录 第一章 设计任务及要求 1 1.1设计任务 1 1.2设计要求 1 1.2.1整体功能要求 1 1.2.1测试要求 1 第二章 设计思路 2 2.1数字频率计介绍 2 2.2设计原理 2 2.2.1频率测量的基本原理 2 2.2.2整体方框图及原理 2 第三章 模块介绍 4 3.1闸门产生模块 4 3.1.1闸门模块介绍 4 3.1.2闸门模块verilog语言程序描述及仿真 4 3.2计数模块 5 3.2.1计数模块介绍 5 3.2.2计数模块模块verilog语言程序描述及仿真 5 3.3锁存器模块 6 3.3.1锁存器模块介绍 6 3.3.2锁存器模块verilog语言程序描述及仿真 6 3.4译码器模块 7 3.4.1译码器模块介绍 7 3.4.2闸门模块verilog语言程序描述及仿真 7 3.5扫描显示模块 8 3.5.1扫描显示模块介绍 8 3.5.2扫描显示模块verilog语言程序描述及仿真 9 第四章 数字频率计的实现 10 4.1数字频率计的verilog语言程序描述及仿真 10 4.2数字频率计的FPGA芯片实现 14 第五章 心得体会 15 第一章 设计任务及要求 1.1设计任务 采用测频法设计一个数字显示的数字频率计，被测试的频率可由基准频率分频得到。其中应利用硬件描述语言Verilog、EDA软件QuartusⅡ和硬件平台Cyclone/CycloneⅡFPGA进行电路系统的设计。 1.2设计要求 1.2.1整体设计要求 （1）要求独立完成设计任务。 （2）课程设计说明书封面格式要求见《天津城市建设学院课程设计教学工作规范》附表1 （3）课程设计的说明书要求简洁、通顺，计算正确，图纸表达内容完整、清楚、规范。 （4）测试要求：根据题目的特点，采用相应的时序仿真或者在实验系统上观察结果。 （5）课设说明书要求： 说明题目的设计原理和思路、采用方法及设计流程。 系统框图、VHDL语言设计清单或原理图。 对各子模块的功能以及各子模块之间的关系作较详细的描述。 详细说明调试方法和调试过程。 说明测试结果：仿真时序图和结果显示图。并对其进行说明和分析。 1.2.2测试要求 （1）可预置闸门时间/0.1/1s/10s。 （2）频率在数码管上显示。 （3）测量范围1Hz----999999Hz。 第二章 设计思路 2.1数字频率计的介绍 数字频率计是直接用十进制数字来显示被测信号频率的一种测量装置。本设计用硬件描述语言Verilog描述程序，在实验箱上实现数字频率计测频系统，要求能够在数码管上显示被测信号的频率。采用Verilog编程设计实现的数字频率计，除被测信号bclk、时钟信号clk、键输入复位信号reset和数码管显示部分以外，其余全部在一片FPGA芯片上实现，整个系统最突出的优点就是系统非常精简，而且可以根据设计要求灵活更改程序，重新编译与下载，实现新的功能，设计灵活多变。 2.2设计原理 2.2.1频率测量的基本原理 频率测量的基本原理：计算每秒钟内待测信号的脉冲个数，可根据这一定义采用如图2-1所示的算法。 图2-1 频率算法示意图 用时钟信号clk产生脉冲宽度为1s的闸门信号cl，而且可以通过修改verilog程序来改变闸门信号的脉冲宽度和占空比。让被测信号送入闸门电路，当1s闸门脉冲到来时闸门导通，被测信号通过闸门并到达后面的计数模块（计数模块作用是计算被测输入信号1s钟内脉冲的个数），当1s闸门结束时，闸门再次关闭，此时计数器记录的周期个数为1s内被测信号的周期个数，即为被测信号的频率。 2.2.2数字测频计整体方框图 测频计的整体方框图如图2-2所示。 图2-2 测频计设计总体框图 其中若要要计算每秒钟内待测信号的脉冲个数，则要求： 1）电路产生一个1秒的时间闸门信号cl，在这1秒钟内启动计数器对被测信号bclk进行计数； 2）1秒结束时将计数器所计的脉冲个数的状态值送入锁存器REG24B锁存； 3）在计数值锁存完成后还应对计数器清零，以待下1秒钟开始新的一轮计数； 4）锁存到锁存器中的数据则输出译码模块进行七段译码扫描显示。 第三章 模块介绍 3.1闸门产生模块 3.1.1闸门模块介绍 闸门信号cl由时钟信号clk（选定频率为1KHZ）产生，当cl为高电平时，对输入信号脉冲计数，当cl为低电平时，将计数所得数据data1输入到锁存器。若按程序3-1设计则闸门信号高电平时间为： 低电平时间为： 从而实现1s的闸门信号。 3.1.2闸门产生模块verilog语言程序描述及仿真 闸门产生模块verilog语言程序描述如图3-1 module zhamen(clk,reset,cl) ; input clk,reset; output