CMOS电路中ESD保护结构的设计ConstructionStrategyofESD.PDFVIP

CMOS 电路中 ESD 保护结构的设计 作者 王大睿 上海交通大学 微电子工程系 摘 要 ：本文研究了在 CMOS 工艺中 I/O 电路的 ESD 保护结构设计以及相关版图的要求，其中重 点讨论了 PAD 到 VSS 电流通路的建立。 关键词 ：ESD 保护电路，ESD 设计窗口，ESD 电流通路 Construction Strategy of ESD Protection Circuit Abstract ： The principles used to construct ESD protection on circuits and the basic concept ions of ESD protection design are presented. Key words ：ESD protection/On circuit, ESD design window, ESD current path 1 引言 静电放电（ESD，Electrostatic Discharge）给电子器件环境会带来破坏性的后果。 它是造成集成电路失效的主要原因之一。随着集成电路工艺不断发展，互补金属氧化物半 导体（CMOS，Complementary Metal-Oxide Semiconductor）的特征尺寸不断缩小， 金属氧化物半导体(MOS, Metal-Oxide Semiconductor)的栅氧厚度越来越薄，MOS 管 能承受的电流和电压也越来越小，因此要进一步优化电路的抗 ESD 性能，需要从全芯片 ESD 保护结构的设计来进行考虑。 2 ESD 的测试方法 ESD 模型常见的有三种，人体模型（HBM ，Human Body Model)、充电器件模型 (CDM，Charge Device Model)和机器模型(MM，Machine Mode)，其中以人体模型最 为通行。一般的商用芯片，要求能够通过 2kV 静电电压的 HBM 检测。对于 HBM 放电， 其电流可在几百纳秒内达到几安培，足以损坏芯片内部的电路。 1.5k ESD信号 测试器件 图1 人体模式(HBM)的等效电路。人体的等效电阻为 1.5kΩ。 进入芯片的静电可以通过任意一个引脚放电，测试时，任意两个引脚之间都应该进行放电 测试，每次放电检测都有正负两种极性，所以对 I/O 引脚会进行以下六种测试： 1 1）PS 模式：VSS 接地，引脚施加正的 ESD 电压，对 VSS 放电，其余引脚悬空； 2）NS 模式：VSS 接地，引脚施加负的 ESD 电压，对 VSS 放电，其余引脚悬空； 3）PD 模式：VDD 接地，引脚施加正的 ESD 电压，对 VDD 放电，其余引脚悬空； 4）ND 模式：VDD 接地，引脚施加负的 ESD 电压，对 VDD 放电，其余引脚悬空； 5）引脚对引脚正向模式：引脚施加正的 ESD 电压，其余所有 I／O 引脚一起接地，VDD 和 VSS 引脚悬空； 6） 引脚对引脚反向模式：引脚施加负的 ESD 电压，其余所有 I／O 引脚一起接地，VDD 和 VSS 引脚悬空。 VDD 引脚只需进行(1)(2)项测试 3 ESD 保护原理 ESD 保护电路的设计目的就是要避免工作电路成为 ESD 的放电通路而遭到损害，保证 在任意两芯片引脚之间发生的 ESD，都有适合的低阻旁路将 ESD 电流引入电源线。这个 低阻旁路不但要能吸收 ESD 电流，还要能钳位工作电路的电压，防止工作电路由于电压 过载而受损。这条电路通路还需要有很好的工作稳定性，能在 ESD 发生时快速响应，而 且还不能对芯片正常工作电路有影响。 4 CMOS 电路 ESD 保护结构的设计 根据 ESD 的测试方法以及 ESD 保护电路的原理可知，在芯片中我们需要建立六种低阻 ESD 电