VERILOG-A源语言编译语言和加密语言-Silvaco.PDFVIP

VERILOG-A 源语言、编译语言和加密语言 经编译的Verilog-A语言配合SmartSpice为电路设计师和模型开发师提供了一个用于设计和验证复杂的模拟电路及 模型与混合信号电路及模型的简单易用的综合环境。 • 相较于C语言编译的ADMS模型，SmartSpice Verilog-A的运行时间 不超过其两倍 • 支持自上而下的行为建模设计以及自下而上的模拟和混合信号设计 验证 • 使紧凑模型工程师能够很容易地为任何半导体技术开发所有权模型 • 在单个设计计划中，启动可执行的规范来联结模拟工程师和数字工 程师 • 支持加密Verilog-A语言的源代码，可不经披露直接分销专利模型 • 可对Verilog-A 语言源代码进行全部或部分加密， 或生成二进制 文件. 为模拟IP分销和评估提供安全便携的方法 • 相较于C语言编译的ADMS模型，SmartSpice Verilog-A的运行时间不超过其两 倍 Verilog-A 主要性能 • 兼容于所有Verilog-AMS 2.3.1语言规范的模拟特征 • 可在多种分布函数—如高斯分布（Gaussian）、指数分布（Exponential)、泊 松分布 （Poisson）、卡方分布 （Chi-square）、学生t分布（Student’s T）和厄朗分布 （Erlang）—中使用小信号和噪声源 • 执行模拟算子，包括时间积分/导数、偏导数、迁移、旋转、拉普拉斯变形和 Z变形 • SmartSpice接受网表、C语言、C + +和Verilog - A 之间的任意组合，以执行 混合模式 • Verilog-A器件可被子电路X call参考调用 • Verilog-A模块可在“.MODEL”指令中被参考调用 • 对每一个Verilog-A 模块皆生成一个稀疏矩阵来大大削减内存使用和运行时间 • 可对Verilog-A语言 的源代码进行全部加密或部分加密，以保护版权模型 • 支持单一事件翻转（SEU: Single Event Upset）分析 Verilog-A Verilog-A 编辑器和调试器 Editor Debugger SmartSpice 电路仿真器 Verilog-A 模型源代码 编译器 解释器 Verilog-A与SmartSpice运行环境的整合 • 使模拟设计师可以为锁相环路（PLL）、VCOs、A/D、D/A等设计建 模拟行为