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* * * * * * * * * * * * * * * * * * * * * * * * * * * * * NetFPGA 第二步 启动界面 To gain a competitive edge To upgrade a design To achieve greater margin To reduce design time and effort cd “NF2/projects/tutorial_router/sw” 运行: “tut_router_gui.pl” 启动Router用户界面 NetFPGA 带给我们什么？ NetFPGA 带硬件加速的包处理系统 可扩展的包处理平台 Reference Router 用于数据包处理的通用电路库 用于仿真和系统操作的脚本及GUI 实用的regression tests功能块 开发实践之路 在Router基础上的开发 To gain a competitive edge To upgrade a design To achieve greater margin To reduce design time and effort FPGA Memory 1GE 1GE 1GE 1GE PCI CPU Memory NetFPGA Driver Java GUI PW-OSPF In Q Mgmt IP Lookup L2 Parse L3 Parse Out Q Mgmt 1GE 1GE 1GE 1GE 自己的 module Verilog EDA Tools 设计 仿真 综合 下载 全新的系统开发 FPGA Memory 1GE 1GE 1GE 1GE PCI CPU Memory NetFPGA Driver 1GE 1GE 1GE 1GE 全新设计 (1GE MAC is soft/hard core) Verilog EDA Tools 设计 仿真 综合 下载 NetFPGA 由浅入深 To gain a competitive edge To upgrade a design To achieve greater margin To reduce design time and effort 流量检测模块 包头 包内容 新的module Where How Module实现 外部接口 内部功能 Testbench 已有的一些task NetFPGA 硬件设计实现（一） To gain a competitive edge To upgrade a design To achieve greater margin To reduce design time and effort 新建工程 cd： “ NF2/projects” 推荐方式：copy tutorial_router修改工程名为traffic_mon 修改上层module 打开“NF2/projects/tutorial_router/src/user_data_path.v ” 添加module实例化和wire定义 NetFPGA 硬件设计实现（二） To gain a competitive edge To upgrade a design To achieve greater margin To reduce design time and effort 添加新的module 在“NF2/projects/traffic_mon/src” 添加寄存器定义 打开“~/NF2/lib/verilog/common/src21/ udp_defines ” 遵循原有的宏定义格式 Virtex-5 Performance * 软件设计 To gain a competitive edge To upgrade a design To achieve greater margin To reduce design time and effort 驱动程序 调用了寄存器读写接口 Java用户界面 可视化组件 事件响应函数 熟练应用不是终点 NetFPGA 众多开源项目 经典应用 IP-Lookup with a Blooming Tree Array DFA-based Regular Expression Matching Packet Generator OpenFlow Switch NetFlow Probe 扩展应用 Fast Reroute Multipath Deficit Round Robin (DRR) Input