[工学]05第6章 VHDL设计应用实例8位加法器的设计.pdfVIP

第6章 VHDL设计应用实例 第6章 VHDL设计应用实例 • 6.1 8位加法器的设计 6.1 8 66..11 88 第6章 VHDL设计应用实例 实验一：8位加法器的设计 • 1. 实验目的 • (1) 学习MAX+plus 软件的基本使用 方法。 • (2) 学习实验开发系统的基本使用方 法。 • (3) 了解VHDL程序的基本结构。 第6章 VHDL设计应用实例 • 2. 实验内容 • 设计并调试好一个由两个4位二 进制并行加法器级联而成的 位二进制并 8 行加法器，并用EDA实验开发系统进行 硬件验证。 第6章 VHDL设计应用实例 • 3. 实验要求 • (1) 画出系统的原理框图，说明系 统中各主要组成部分的功能。 • (2) 编写各个VHDL源程序。 • (3) 根据选用的软件编好用于系统 仿真的测试文件。 • (4) 根据选用的软件及EDA 实验 开发装置编好用于硬件验证的管脚锁定 文件。 • (5) 记录系统仿真、硬件验证结果。 • (6) 记录实验过程中出现的问题及 解决办法。 第6章 VHDL设计应用实例 实验连线 全加器的17个输入所对应的管脚同17位 拨码开关相连，16个输入管脚是a0～a7、 b0~b7 a0 a7 b0~b7 8 ，其中 ～ 、 代表两个 位二 进制数，cin代表低八位来的进位位；9个 输出所对应的管脚同9位发光二极管相连， 9个输出管脚是sum0~sum7和cout：其中 sum0~sum7代表相加结果， cout代表进位位。 第6章 VHDL设计应用实例 输入 实验结果 Cin B8(7..0) A8(7..0) S8(7..0) Cout 0 0 …… …… 0 0 1 1 …… …… 1 1 第6章 VHDL设计应用实例 8位加法器的设计过程 • 1．设计思路 • 加法器是数字系统中的基本逻辑器 件，减法器和硬件乘法器都可由加法器来 构成。多位加法器的构成有两种方式：并