(数字电路分析与设计)第7章时序逻辑电路1.ppt

北京理工大学 信息科学学院 §7.4 实用时序逻辑电路的分析与设计 7.4.1 同步计数器和同步分频器 7.4.2 移存型计数器 7.4.3 同步序列信号发生器 7.4.4 阻塞反馈式异步计数/分频器 验证自启动性： Q2nQ1nQ0n Q2n+1Q1n+1Q0n+1 0 0 0 → 0 0 1 1 1 1 → 1 1 0 画出完整的状态图： 画出逻辑电路图： 反馈逻辑方程： 【例7.30】设计一个移存型序列信号发生器，要求它能产生“10100”的输出序列信号。 根据给定序列“10100”，确定序列周期L = 5。 k=[log2L]+1=[log25]+1=3，所以初步确定触发器个数k为3。 确定实际的k值，列出态序表： 实际的k值为4。 根据态序表画出次态卡诺图： 熟练后可直接根据态序表画出Q0n+1的卡诺图，但此时要十分地小心。即：态序表中每一行的状态编码所对应的卡诺图小格中的内容是其下一行状态编码的Q0n值。 画出完整的状态图、验证自启动性： 画出逻辑电路图： 反馈逻辑方程： ③一种特殊的移存型序列信号发生器——m序列信号发生器。 m序列信号发生器是一种特殊的移存型序列信号发生器。它的特殊性就在于：其反馈网络完全是由“异或”逻辑构成。 m序列也称最长线性序列。 一个k位(级)m序列信号发生器是由k位移位寄存器加“异或”逻辑反馈网络所构成。它所产生的序列周期为L=2k-1。 m序列信号发生器反馈网络的构成已经定型。 m序列信号发生器的设计很简单,其反馈逻辑方程的表达式可通过查表而得到。 要设计一个能产生序列长度L = 7的m序列信号发生器，则通过查表知k=3，反馈逻辑方程为： 电路的输出序列为：“1110010”,“1110010”,……。 此电路不能自启动。全0状态“000”是孤立的无效状态。 为了让这个3位m序列信号发生器能够自启动，需要在反馈逻辑方程中加上“全0校正项”Q2nQ1nQ0n，即： 完整的状态图 逻辑图 一个k位的m序列信号发生器注定要有一个无效的状态。这个无效的状态就是“全0状态”——“000……0”。 要设计一个能自启动的k位m序列信号发生器，就必须在右表所示的反馈逻辑方程中加(“或”)上一个“全0校正项” 。 L=15(k=4)的m序列的具体写法如下： 反馈逻辑方程：D0=Q3n⊕Q2n m序列信号有以下三个主要特点： ①m序列为最长线性序列，它的序列长度为L=2k-1。 ②序列中出现“0”、“1”的概率几乎相等（“1”比“0”多一个），而且“0”、“1”的分布无规律。这一特性接近于白噪声的随机特性，故称m序列为伪随机序列。 ③序列中连续出现“1”的个数为k、连续出现“0”的个数为k-1。 (2)计数型序列信号发生器 计数型序列信号发生器分为两大类：状态编码(直接逻辑)型和状态解码(间接逻辑)型。此类序列信号发生器的本质就是前面介绍的同步计数器，它们都是摩尔型的状态机。 ①状态编码型(State Encoded)——直接逻辑型序列信号发生器的设计。 状态编码型序列信号发生器的特点是：计数器状态编码中的某一位(某一个触发器的Q端)输出所要求之序列信号。 若要产生一个长度(周期)为L的序列信号，则序列信号发生器必须有L个有效状态。 状态编码型序列信号发生器的基本设计思想是：设计一个模为L的计数器且计数器状态编码中的某一位输出与给定序列相吻合。 k位环形计数器由k位移位寄存器组成，其反馈逻辑方程式为：D0=Qk-1。它在所有的移存型计数器中可以说是最简单的了。 环形计数器的最大缺点就是它的状态利用率很低。k个触发器所构成的环形计数器的模为M=k，即：有效状态只有k个，而无效状态却有2k-k个。 【例7.26】设计一个能够自启动的4位环形计数器。假设循环移位“1”的循环为有效循环（主循环）。 无论以哪一个循环作为主循环（有效循环）环形计数器都不能自启动。 破一个无效循环(本题为环Ⅱ～Ⅵ中的一个)，强令其中的某个无效状态的次态为主循环中的某个有效状态。 选择欲破无效循环的原则是一要简单、二要符合移位的规律。 按状态图画出次态K图，除了无效状态“0000”以外，所有的无效状态的次态均按“约束项”处理。 导出反馈逻辑方程 根据新的反馈逻辑方程检查环形计数器的自启动性（利用“无关项取值原理”）。画出完整的状态图。 按照新的反馈逻辑方程画出可以自启动的环形计数器逻辑电路图。 (2)扭环形计数器（约翰逊计数器） 反馈逻辑方程为D0=Q3，状态方程为Q0n+1=D0=Q3，Qin+1=Di=Qi-1n（i=1～3）。 从状态图中看出，扭环形计数