[信息与通信]4 组合逻辑电路的分析和设计926.pptVIP

4 组合逻辑电路的分析和设计 4.1 概述 4.2 门级组合逻辑电路的分析与设计 4.3 编码器与译码器 4.4 多路选择器和多路分配器 4.5 加法器和比较器 4.6 基于MSI逻辑电路的分析 4.7 基于MSI逻辑电路的设计 4.8 组合逻辑电路中的竞争与冒险 4.1 概述 重点讨论组合逻辑电路的分析和设计方法 组合逻辑电路方框图 4.2 门级组合逻辑电路分析和设计 门级组合逻辑电路的基本单元是各种基本门电路，它的分析和设计是组合电路分析设计方法的基础。 4.2.1 分析方法 4.2.1 分析方法 例4.2.1 分析下图电路的逻辑功能 例4.2.2 分析下图电路的逻辑功能 4.2.2 设计方法 4.2.2 设计方法 举例说明 4.2.2 设计方法 4.2.2 设计方法 4.3 编码器和译码器 4.3.1 编码器 1.基本编码器功能描述 2.优先编码器74LS147 4.3.2 译码器 1. 基本译码器的功能描述 2. 译码器的扩展(3-8译码器扩展为4-16译码器) 3. 译码器的应用 4.3.3 BCD-七段显示译码器 1.七段数码管的结构及工作原理 4.4 多路选择器与多路分配器 4.4.1 多路选择器(MUX) 1. MUX功能描述 2. MUX的扩展 3. MUX的应用 （2）实现单输出函数 [例3] [例4] [例5] 小结： 4.4.2 多路分配器(DMUX) 4.5 加法器和比较器 4.5.1 加法器 2.超前进位加法器 3. 加法器的应用 4.5.2 数值比较器 1. 四位数值比较器功能描述 2. 比较器的扩展 3.比较器的应用 4.6 基于MSI逻辑电路的分析 4.6.1 分析步骤 4.6.2 分析举例 4.7 基于MSI逻辑电路的设计 4.7.1 设计步骤 4.7.2 设计举例 [例2] 4.8 组合逻辑电路的竞争与冒险 4.8.1 竞争冒险现象及原因 4.8.2 险象的识别和消除方法 本章小结 将n个全加器级联实现两个n位二进制数相加电路 CO CI CO CI CO CI CO CI Cn-1 Sn-1 Sn-2 · · · S1 S0 ?  ? ? An-1 Bn-1 An-2 Bn-2 · · · A1 B1 A0 B0 这种结构的电路称为串行进位加法器或行波加法器。 最大缺点是运算速度慢,它的优点是结构简单。 5 3 14 12 6 2 15 11 7 A4 A1 A2 A3 CI B4 B1 B2 B3 F4 F1 F2 F3 CO 4 1 13 10 9 超前进位全加器74LS283 和输出端 被加数 采用超前进位技术: Ci=fi(A1,…,A4,B1,…,B4, CI ) 进位信号仅由加数和被加数决定，而与低位的进位无关，从而有效地提高了运算速度 目前中规模集成超前进位全加器多为四位。 加数 [例] 设计将8421BCD码转换为余三码的逻辑电路。 解：余三码 = 8421BCD + 0011 输出逻辑表达式: L3L2L1L0=A3A2A1A0+ 0011 输出与输入仅差一个常数， 用加法器实现该设计最简单。 超前进位全加器74LS283 A3 A0 A1 A2 CI B3 B0 B1 B2 F3 F0 F1 F2 CO 74283 A3 A0 A1 A2 VCC S3 S0 S1 S2 用四位二进制全加器74LS283的一组输入A3~A0接8421 BCD码，另一组输入B3~B0接二进制数0011，则输出S3~S0即为余三码。 10 7 2 15 11 9 1 14 4 6 5 A3 A0 A1 A2 B3 B0 B1 B2 YAB 12 3 13 YA=B YAB CC14585 IAB IA=B IAB ⑴相比较的两组二进制数的输入端 ⑵片扩展端 ⑶比较结果输出端 比较器的原理： 从高位到低位逐位比较。 优先级： IAB 的优先级最高 IA=B 的优先级次之 IAB 的优先级最低 ⑴ ⑵ ⑶ 比 较 输 入 级 联 输 入 输 出 A3 B3 A2 B2 A1 B1 A0 B0 IAB IA=B IAB YAB