第二讲数字系统设计的基础知识1.pptVIP

数字逻辑设计基础器件和概念 基于quartusⅡ的设计输入 基于quartusⅡ的功能仿真 本讲要点和实验要求 数字逻辑设计基础器件和概念 1 单元与层次 在数字逻辑设计中，一般采用基本构造模块来组成数字系统。通常将这种基本构造模块（无论简单还是复杂）称作单元（cell）。 基本单元是系统的基本构成模块。通过对基本单元进行组合, 可以构成较大、较复杂的A、B、C单元，而A、B、C单元进一步用于构成更大的X单元和Y单元。这种设计方式可称作层次设计方法。 2 基本逻辑电路 任何复杂的数字系统从原理上而言，最终都可以分解成基本的逻辑门和存储器元件。 ? 1） 逻辑门 逻辑门是设计数字系统的基础，最基本的逻辑门有与门、或门、非门三种，由此导出的逻辑门有与非门、或非门、异或门等，如与非门是由与门和非门结合起来的逻辑门，或非门是由或门和非门结合起来的逻辑门。在输入输出和总线设计中还常用到三态门。常用逻辑门的逻辑符号及真值表如图所示。 逻辑门相关基本概念 四值逻辑：逻辑值1、逻辑值0、未知值X、高阻值Z。 逻辑器件延时：0=1 上升延时， 1=0 下降延时， 0、1、x=Z 关断延时。惯性延时。 逻辑路径延时：逻辑器件间互连线的延时。传输延时。 逻辑器件负载模型：CMOS逻辑器件的负载可等效为RC电路，负载越多，电容越大。 逻辑器件扇出：逻辑器件输出连接的负载数目为扇出。如一个非门的输出连接了三个逻辑门的输入，则称该非门的扇出为3。扇出越大，负载越大，等效传输延时越大。 2） 触发器 我们把具有存储记忆一位二值信号功能的基本单元电路称为触发器。 根据触发器电路结构和功能的不同，可以分为RS触发器、JK触发器、D触发器、T触发器和T′触发器等。 在目前的数字系统同步电路设计中，一般只使用D触发器。 在异步电路设计中用到RS触发器和其它触发器。 D触发器的亚稳态(metastability)概念 当某个异步信号被送入一个同步触发器时，就可能发生亚稳态现象。如图所示，当输入D与时钟CLK1同时在亚稳态时间窗内翻转时，D触发器的输出可能出现一种不是1，也不是0的不确定中间状态，并可能维持一段时间，称亚稳态。 D触发器的亚稳态特性 亚稳态是触发器的固有特性，不可能消除，只能尽量减小其的持续时间。一般器件供应商会提供MTBF （mean time between failures)和tMET数据供设计参考。 MTBF：两次亚稳态出现的统计平均间隔时间。 tMET：亚稳态持续的统计平均时间。 祥见AN042：ALTERA器件的亚稳态问题。 设计中尽量避免出现亚稳态问题，采用同步设计是目前最好的办法。在异步电路与同步电路接口处常用同步器处理，在异步电路设计中要专门处理。 D触发器的亚稳态参数 MTBF：两次亚稳态出现的统计平均间隔时间 用门级结构描述D触发器 Verilog的D触发器门级结构描述 module my_dff(data,clock,clear,q,qb); input data,clock,clear; //输入端口 output q,qb; //输出端口 nand nd1(a,data,clock,clear),//模块调用 nd2(b,ndata,clock), nd4(d,c,b,clear), nd5(e,c,nclock), nd6(f,d,nclock), nd8(qb,q,f,clear); nand nd3(c,a,d), nd7(q,e,qb); not iv1(ndata,data), iv2(nclock,clock); endmodule Verilog的D触发器功能（行为）描述 module my_dff(data,clock,clear,q,qb); input data,clock,clear; output q,qb; //wire变量类型 reg q; //reg变量类型 always @(negedge clear or posedge clock) begin if(!clear) q=1’b0; //非阻塞赋值 else q=data; end ass