[工学]可编程逻辑器件设计.ppt

可编程逻辑器件设计 题 型 仪表类 信号发生器 波形产生 示波器 波形分析 信号处理 程控滤波器 数字均衡器 谐波分析仪 通信 调制，信道编码 电源 同步整流 开关效率控制 QUARTUSII设计流程 VerilogHDL语言 Foundation设计流程 VHDL语言 QUARTUS 范例说明 自顶向下(Top-Down)设计的基本概念 设计流程 C语言的功能仿真。 C语言的并行结构仿真。 Verilog HDL的行为仿真。 Verilog HDL RTL级仿真。 综合后门级结构仿真。 布局布线后仿真。 电路实现验证。 常用的C与Verilog相对应的关键字与控制结构 简单的Verilog HDL程序介绍 module compare ( equal,a,b ); output equal; //声明输出信号equal input [1:0] a,b; //声明输入信号a,b assign equal=（a==b）？1：0; /*如果a、b 两个输入信号相等,输出为1。否则为0*/ endmodule 这个程序通过连续赋值语句描述了一个名为compare的比较器。对两比特数 a、b 进行比较，如a与b相等，则输出equal为高电平，否则为低电平。在这个程序中,/*........*/和//.........表示注释部分,注释只是为了方便程序员理解程序,对编译是不起作用的 功能定义: 用“always”块 如：always @(posedge clk or posedge clr) begin if(clr) q = 0; else if(en) q = d; end 采用“assign”语句是描述组合逻辑最常用的方法之一。而“always”块既可用于描述组合逻辑也可描述时序逻辑。 注意： 如果用Verilog模块实现一定的功能，首先应该清楚哪些是同时发生的,哪些是顺序发生的。上面三个例子分别采用了“assign”语句、实例元件和“always”块。这三个例子描述的逻辑功能是同时执行的。也就是说，如果把这三项写到一个 VeriIog 模块文件中去，它们的次序不会影响逻辑实现的功能。这三项是同时执行的，也就是并发的。 然而，在“always”模块内，逻辑是按照指定的顺序执行的。“always”块中的语句称为“顺序语句”，因为它们是顺序执行的。请注意，两个或更多的“always”模块也是同时执行的，但是模块内部的语句是顺序执行的 数据类型及其常量、变量 常量 整数: 二进制整数(b或B) 十进制整数(d或D) 十六进制整数(h或H) 八进制整数(o或O) 数字表达方式有以下三种: 1.位宽进制数字这是一种全面的描述方式。 8 2.进制数字在这种描述方式中,数字的位宽采用缺省 位宽(这由具体的机器系统决定,但至少32位)。 3.数字在这种描述方式中,采用缺省进制十进制。 22 数据类型及其常量、变量 x和z值: x代表不定值,z代表高阻值。 4b10x0 //位宽为4的二进制数从低位数起第二位为不定值 4‘b101z //位宽为4的二进制数从低位数起第一位为高阻值 负数: -8d5 //这个表达式代表5的补数（用八位二进制数表示) 8d-5 //非法格式 数据类型及其常量、变量 参数(Parameter)型 在Verilog HDL中用parameter来定义常量,即parameter型数据是一种常数型的数据，其说明格式如下： parameter 参数名1＝表达式，参数名2＝表达式, …， 参数名n＝表达式; parameter msb=7; //定义参数msb为常量7 parameter e=25, f=29; //定义二个常数参数 数据类型及其常量、变量 变量 一． wire型 wire型数据常用来表示用于以assign关键字指定的组合逻辑信号。Verilog程序模块中输入输出信号类型缺省时自动定义为wire型。wire型信号可以用作任何方程式的输入，也可以用作“assign”语句或实例元件的输出。 wire a; //定义了一个一位的wire型数据 w