ArriaV时序优化指引.PDF

Arria V 时序优化指南 AN-652-1.0 应用笔记 ® 本文档为 Arria V FPGA 设计中一组确定的关键时序路径的情况介绍了时序优化的指 南。时序分析提供每个关键时序路径情况的讨论，以帮助您理解关键时序路径。为设 计时序性能的优化提供时序指南。为每个示例情况提供一个 Quartus Archive File (.qar) 作为设计示例。 示例情况被用于显示各种关键时序路径。时序结果可能有所不同，取决于 Quartus® II 软件的版本和所用的 Arria V 器件。所提供的指南可以帮助您优化指定的关键时序路 径。 级联的 DSP 模块 本章节显示在级联的 DSP 模块之内出现的关键时序路径的情况。表 1 列出了用于实现 级联的 DSP 模块的 ALTMULT_ADD 宏功能的设置。 f 对于一个级联的 DSP 模块的设计示例，请参考 Cascaded DSP Design Example。 表 1. ALTMULT_ADD宏功能选项 部分 设置 值 乘法器的数量是多少？ 4 个乘法器 A输入总线应该有多宽？ 18 位 通常 B输入总线应该有多宽？ 19 位 “结果”输出总线应该有多宽？ 39 位 为每个时钟创建一个相关的时钟使能 禁用 乘法器A输入的代表格式是什么？ 有符号 乘法器表示法 乘法器B输入的代表格式是什么？ 有符号 乘法器的寄存器输入A 使能 输入配置 乘法器的寄存器输入B 使能 乘法器的输入A与什