低功耗CMOS IC设计-陈中建——第5讲LP的逻辑类型.ppt

低功耗CMOS IC设计第5讲 LP逻辑类型的选择 陈中建 zjchen@ime.pku.edu.cn理科2号楼2617 微电子学系 授课内容一览 上一讲 降低动态功耗－针正对VDD和Vswing 准绝热电荷转移过程 降低动态功耗以增加延迟为代价 N存在最优值 减摆幅技术 能有效降低功耗：降低36％左右 需低电压产生电路 应注意降低摆幅对速度的影响 低摆幅信号被高摆幅模块利用时，需插入摆幅恢复电路 电荷循环再利用技术 电荷再循环利用技术采用电容串联，降低了信号摆幅且不引入阻性功耗 由于高端位线电容的电荷被相邻接的低端位线电容用来建立差分信号，电荷包在到达地线前被逐级循环利用，功耗仅为全摆幅技术的1/m2。 对Vcc=3.6V，Cbus=14pF，50MHz传输，512个总线并行，功耗低于100mW，仅为传统总线结构的10％ 本讲 各种逻辑类型简介 传统CMOS Based on branch Dynamic DPL LEAP CPL EEPL SRPL PPL 其他 各种逻辑类型的性能比较 哪种逻辑类型适于LP设计？ 引言 属于电路级的LP设计技术 为什么要分析各种逻辑类型？ 为了LP设计 每种逻辑类型都有自己的优点和适用范围 从LP角度分析清楚各类逻辑类型对LP单元库的开发和逻辑综合有重要意义 将以组合逻辑为例进行性能比较 VDSM单元库开发和逻辑综合对逻辑类型的要求 一般要求 易用性(ease-to-use) 规整性(generality) 健壮性(robustness reliability) 兼容性(compatibility) 易于任意级联提出的要求 去耦（Decouple ） 门输入和输出间去掉耦合 至少加入一级反相器级 良好驱动能力 最好是输出信号全摆幅 易于门级建模和仿真 易于实现各种逻辑功能并使电路和版图有一定规整性（regularity） 最好能同时支持LP和高速设计，便于设计者或综合工具在功耗-延迟间灵活调节（如通过调晶体管尺寸） 逻辑类型的选择会影响到的电参数 延迟 级数、串连晶体管个数、晶体管尺寸、连线电容等 面积 晶体管数目、尺寸、互连线的复杂程度 功耗 动态功耗（跳变几率、节点电容）、静态功耗、直通功耗、泄漏功耗 连线的复杂度 连接数目、长度、双路/单路、易布性等 LP设计的逻辑类型应当具备的特点 节点电容小 节点电容来源于晶体管的栅、源/漏，互连线 减少晶体管数目和尺寸 希望晶体管尺寸变小时仍健壮 降低单元内和单元间互连线数目和长度 减少节点数目 能用于低电源电压电路 希望仍健壮 电路能实现正常功能并有足够噪声容限 LP设计的逻辑类型应当具备的特点 跳变率小 跳变几率主要由体系和RTL级决定 在动态电路和静态电路间有较大差别 在不同静态逻辑风格间差别甚微 直通电流小 与输入信号上升/下降沿的陡度和晶体管尺寸有关 可以占电路总功耗的10-30% 对VDD小于（VTHN+ VTHP）情况，该电流为零 静态泄漏电流小 亚阈值漏电（与晶体管关断程度有关） 寄生PN结、栅电流等 动态逻辑风格 动态逻辑 含预充-求值两个阶段 只用NMOS支路或PMOS支路实现所需功能 面积小，输入电容小，有利于高速度 不适于LP设计 Clock tree会引入可观的功耗 电荷分享会使电平质量下降 当电源电压较低时会降低健壮性和可靠性 动态逻辑风格的应用领域 Low Power Synthesis of Dynamic Logic Circuits Using Fine-Grained Clock Gating，Nilanjan Banerjee and Kaushik Roy, etc, Purdue University，2006，IEEE数据库 “High performance designs often exploit dynamic logic styles such as domino for higher speed of operation and lower area compared to their static CMOS counterparts [1]” “Experiments on logic blocks designed with domino gates show that around 40% of the power consumption comes from clock power.” “It is difficult to use domino circuits in scaled technologies due to the dependence of their noise margin on threshold voltage