[工程科技]大学电路第4章.ppt

　　4) 非同步设计结构(Non-synchronous design structure) 　　(1)“Design should not contain combinational loops.”：设计中不能包含组合环路。 　　(2) “Register output should not drive its own control signal directly or through combinational logic.”：寄存器的输出不能直接或通过组合逻辑驱动它自己的控制信号。 　　(3)“Design should not contain delay chains.”：设计中不能包含延迟电路。 　　(4)“Design should not contain ripple clock structures.”：设计中不能包含脉动时钟结构。 　　(5)“Pulses should not be implemented asynchronously.”：脉冲不能异步地实现。 　　(6)“Multiple pulses should not be generated in design.”：在设计中不能产生多脉冲。 　　(7)“Design should not contain SR latches.”：设计中不能包含SR锁存器。 　　(8)“Design should not contain latches.”：设计中不能包含锁存器。 　　(9)“Combinational logic should not directly drive write enable signal of asynchronous RAM.”：组合逻辑不能直接驱动异步RAM的写使能信号。 　　(10)“Design should not contain asynchronous memory”：设计中不能包含异步存储器。 　　5) 信号竞争(Signal race) 　　(1)“Output enable and input of same tri-state node should not be driven by same signal source.”：同一个三态节点的输出使能和输入不能被同一个信号源驱动。 　　(2)“Synchronous port and reset port of same register should not be driven by same signal source.”：同一个寄存器的同步端口和复位端口不能被同一个信号源驱动。 　　6) 异步时钟区域(Asynchronous clock domains) 　　(1)“Data bits are not synchronized when transferred between asynchronous clock domains.”：在异步时钟域内传输时，数据比特不是同步的。 　　(2)“Multiple data bits that are transferred across asynchronous clock domains are synchronized，but not all bits may be aligned in receiving clock domain.”：异步时钟域内传输的多速率数据比特是同步的，但在接收时钟域中不是所有的比特都是对准的。 　　(3)“Data bits are not correctly synchronized when transferred between asynchronous clock domains.”：当在异步时钟域内传输时，数据比特不能准确地同步。 　　7) HardCopy规则(HardCopy rules) 　　(1)“Only one VREF pin should be assigned to HardCopy test pin in an I/O bank.”：在一个I/O块中，只能有一个VREF引脚被指定为HardCopy的测试引脚。 　　(2)“PLL drives multiple clock network types.”：锁相环驱动多时钟网络类型。 　　设计助手将上述规则分为下面四个严重等级： 　　* 危急(Critical)：非常严重地违反规则，影响到设计的可靠性。如果设计者不对违例情况进行仔细的评估，在将设计转换到HardCopy和HardCopyⅡ器件时，Altera不能保证成功转换。 　　* 严重(High)：严重地违反规则，影响到设计的可靠性。在将设计转换到HardCopy和HardCopyⅡ器件时，Altera必须在转换前对违例情况进行评估。