ESD Technology 经典资料(第六部分).docVIP

ESD Technology 经典资料 图6.4-7 　　因此在深次微米低电压的制程下，不需利用额外的制程处理，其ESD防护能力仍可藉由图6.4-7的设计而大幅提升。当制程技术进步到深次微米的地步，前述的磊晶沈积芯片将已大幅地被采用，且由于低电压的工作需求，电路的VDD电压亦下降至仅约2.5V或1.8V而已，因此NTLSCR与PTLSCR组件的Holding Voltage可以很容易地利用适当的布局间距而稍大于VDD电位，因此闸极耦合NTLSCR与PTLSCR组件在深次微米低电压的制程下，可是安全地用来保护集成电路产品避免静电放电的破坏。　　图6.4-8显示图6.4-7电路的组件剖面设计图，该耦合电容Cn与Cp可利用PAD与Poly的寄生电容来达成，在布局上改变这两层重迭的面积即可调整耦合电容的大小，其实际实施布局图参见图6.4-9。 图6.4-8 图6.4-9 　　在图6.4-9中的Rp与Rn是利用Poly电阻来做，但在深次微米制程下，Poly层已大多用Ploycide，其具有更低的阻值，在这种制程下，大阻值(~KΩ)的Rp与Rn若用Polycide的Poly layer来拉，会占用很大的布局面积，此时可用小尺寸的PMOS或NMOS来达成Rp与Rn的相同功能。这种适合用在有Polycide或Salicide制程的闸极耦合互补式LVTSCR静电放电防护电路显示于图6.4-10中。 图6.4-10 6.4.4 实验数据 　　有关于Gate-Coupled PTLSCR与传统Gate-Source短接的PMOS的组件特性测量图参见图6.4-11。关于Gate-coupled NTSLSCR组件与传统Gate-source短接的NMOS组件之组件特性测量图参见图6.4-12。当PTLSCR/NTLSCR组件的闸极具有负/正电压时，其导通电压(Switching Voltage)在图6.4-11与图6.4-12中可被明显地降低，故利用闸极耦合技术可以有效地降低PTLSCR与NTLSCR组件的导通电压，而得以保护更薄的输入级闸极氧化层。又LVTSCR组件能在最小的布局面积下提供最高的ESD防护能力，故此闸极耦合互补式LVTSCR静电放电防护电路集数项优点于一身。此电路的实际ESD测试结果列于表6.4-1，此电路能够在小的布局面积下提供有效且高水平的ESD防护能力，对讲求轻薄短小的IC产品而言，是一大技术性上的进步。 图6.4-11 图6.4-12 ? Conventional CMOS ESD Protection Circuit with Large Dimension (W/L) Gate-Coupled PTLSCR/NTLSCR ESD Protection Circuit PMOS (500/1.2) NMOS (500/1.2) Gate-Couple PTLSCR Gate-Couple NTLSCR Layout Area (μmxμm) 158x92 166x100 110.2x68.3 107.0x65.2 ESD-Stress condition PD-Mode ND-Mode PS-Mode NS-Mode PD-Mode ND-Mode PS-Mode NS-Mode HBM ESD Failure Voltage (V) Above 8000 -3000 1200 Above -8000 Above 8000 -5775 Above 8000 Above -8000 MM ESD Failure Voltage (V) 450 -350 150 -850 750 -500 600 -700 表6.4-1