自定义数据类型VHDL允许用户自行定义类型自定义类型的元素实际.PDFVIP

自定义数据类型 VHDL 允许用户自行定义类型； 自定义类型的元素实际上全部来自预定义类型； 用户定义类型必须在使用以前进行类型说明； （在结构体、函数、过程、进程的说明部分进行说明） 最常用的用户定义类型形式为： 子类型 枚举型 数组型 子类型：从已有类型中取连续子集合加以定义 子类型说明语句 p.272 表 4-31 subtype subetype-name is type-name range start to end; subtype subetype-name is type-name range start downto end; 例： subtype twoval_logic is std_logic range `0` to `1` ; subtype bitnum is integer range 31 downto 0 ; 子类型是从已定义的类型中取出一部分加以定义； 子类型一定是原类型的一个连续子集，但可以按顺序或反序 定义 ；to 和 downto 表达了顺序和大小排列关系； 采用子类型可以缩小数据范围（表达所需位数），提高综合效 率； 预定义的子类型 subtype natural is integer range 0 to highest-integer ; subtype positive is integer range 1 to highest-integer ; 枚举型： 从已有类型中取离散子集合加以定义：列举全部元素 枚举型类型说明语句 p.272 表 4-31 type type-name is ( value list) ; 在括号中按顺序列举该类型中的全部元素； 列举的顺序可用于关系比较：从左到右从小到大 在予定义类型中，boolean 、 bit 、 severity_level 都属于枚 举类型； 例 数字电路设计中最重要的类型： type std_logic is ( `U`, `X`, `0`, `1`, `Z`, `W`, `L`, `H`, `-`)； 含义：`U`未初始化 `X` 强未知 `0` 强 0 `1` 强 1 `Z` 高阻 `W` 弱未知 `L` 弱 0 `H` 弱 1 `-` 无关 未知状态：信号初始状态/ 出现总线冲突时的值 std_logic,std_logic_vector 类型在ieee.std_logic_1164 包集合 中定义，使用时必须先行说明； 此类型的作用主要体现在仿真过程中，从综合的观点来看， 目前在数字器件中能够实现的只有`0`, `1`, `Z`,`-`四种值； 在编写程序时，采用引号的字符必须区分大小写； std_logic 的与运算表：p.278 表 4-37 U X 0 1 Z W L H - U U X U X 0 0 0 0 1 U X O 1 Z U X 0 X X W U X 0 X X X L 0 0 0 0 0 0 0 H U X 0 1 X X 0 1 - U X 0 X X X 0 X X std_logic 的非运算表： U X 0 1 Z W L H - U X 1 0 X X 1 0 X 数组型类型说明语句 p.274 表 4-33 type type-name is array (start to end) of element-type; type type-name is array (start downto end) of element-type; 数组：同类型元素的有序排布（从左向右），每一元素与一个 数组指标对应，数组指标通常为整