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可编程逻辑器件与VHDL设计技术 第四部分：FPGA设计基础（2 ） 北京理工大学雷达技术研究所 陈禾 可编程逻辑器件与VHDL设计技术 FPGA配置及片内调试技术 边界扫描原理 FPGA配置的基本方式 高级配置环境 基于嵌入式处理器的配置技术 基于Internet的可重构逻辑实现 ChipScope Pro片内调试系统 可编程逻辑器件与VHDL设计技术 边界扫描原理 IEEE Standard 1149.1 - Test Access Port and Boundary-Scan Architecture JTAG是JOINT TEST ACTION GROUP组织 最初提出的，最终由IEEE批准并且标准化的。 IEEE 1149.1一般也俗称JTAG调试标准。 在JTAG调试标准当中，边界扫描 （Boundary-Scan）是一个很重要的概念。 边界扫描技术的基本思想是在靠近芯片的输入 输出管脚上增加一个移位寄存器单元。因为这 些移位寄存器单元都分布在芯片的边界上（周 围），所以被称为边界扫描寄存器 （Boundary-Scan Register Cell）。 可编程逻辑器件与VHDL设计技术 边界扫描原理 当芯片处于调试状态的时候，这些边界扫描寄存 器可以将芯片和外围的输入输出隔离开来。通过 这些边界扫描寄存器单元，可以实现对芯片输入 输出信号的观察和控制。 对于芯片的输入管脚，可以通过与之相连的边界 扫描寄存器单元把信号（数据）加载到该管脚中 去。 对于芯片的输出管脚，也可以通过与之相连的边 界扫描寄存器“捕获” （capture）该管脚上的输 出信号。 可编程逻辑器件与VHDL设计技术 边界扫描原理 在正常的运行状态下，这些边界扫描寄存器对芯 片来说是透明的。 芯片输入输出管脚上的边界扫描（移位）寄存器 单元可以相互连接起来，在芯片的周围形成一个 边界扫描链（Boundary-Scan Chain）。 一般的芯片都会提供几条独立的边界扫描链，用 来实现完整的测试功能。边界扫描链可以串行的 输入和输出，通过相应的时钟信号和控制信号， 就可以方便的观察和控制处在调试状态下的芯片。 利用边界扫描链可以实现对芯片的输入输出进行 观察和控制。 可编程逻辑器件与VHDL设计技术 边界扫描原理 测试芯片及其当前选定的边界扫描链 可编程逻辑器件与VHDL设计技术 边界扫描原理 TAP(TEST ACCESS PORT) 在IEEE 1149.1标准里面，寄存器被分为两大类：数 据寄存器(DR-Data Register)和指令寄存器(IR- Instruction Register)。边界扫描链属于数据寄存器 中很重要的一种。边界扫描链用来实现对芯片的输入 输出的观察和控制。而指令寄存器用来实现对数据寄 存器的控制，如在芯片提供的所有边界扫描链中，选 择一条指定的边界扫描链作为当前的目标扫描链，并 作为访问对象。 TAP是一个通用的端口，通过TAP可以访问芯片提供的 所有数据寄存器（DR）和指令寄存器（IR）。对边界 扫描链的控制主要是通过TAP （Test Access Port ） Controller来完成的。TAP总共包括5个信号接口TCK、 TMS、TDI、TDO和TRST,其中4个是输入信号接口， 另外1个是输出信号接口。 可编程逻辑器件与VHDL设计技术 边界扫描原理 Test Clock Input (TCK) ：TCK为TAP 的操作提供了一个独立 的、基本的时钟信号，TAP 的所有操作都是通过这个时钟信号来 驱动的。 Test Mode Selection Input (TMS) ：TMS信号用来控