一、设计含异步清零和同步加载与时钟使能的计数器.docVIP

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2018-03-07 发布于河南
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一、设计含异步清零和同步加载与时钟使能的计数器.doc

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一、设计含异步清零和同步加载与时钟使能的计数器

实验1设计含异步清零和同步加载与时钟使能的计数器一实验目的 1 2．掌握简单逻辑电路的设计方法与功能仿真技巧。学习使用VAHDL语言进行含异步清零和同步加载与时钟使能的计数器的设计二实验仪器设备 1．PC机，1台 2．ＱuartusII系统含计数使能、异步复位4位加法计数器，其中有锁存器、rst是异步清零信号，低电平有效；clk是锁存信号、当ena为1时使能锁存器。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT (CLK,RST,EN,LOAD: IN STD_LOGIC; DATA:IN STD_LOGIC_VECTOR(3 DOWNTO 0); DOUT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT:OUT STD_LOGIC); END CNT10; ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS(CLK,RST,EN,LOAD) VARIABLE Q:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST=0 THEN Q:=(OTHERS=0); ELSIF CLKEVENT AND CLK=1 THEN IF EN=1 THEN IF (LOAD=0) THEN Q:=DATA; ELSE IF Q9 THEN Q:=Q+1; ELSE Q:= (OTHERS=0); END IF; END IF; END IF; IF Q=1001 THEN COUT=1; ELSE COUT=0; END IF; DOUT =Q; END IF; END PROCESS; END behav; 六. 实验仿真图形