[高等教育]汇编语言与接口技术第五章.pptVIP

5.3 Pentium的CPU总线 A31～A3 地址线.双向.低3位地址 A2～A0不对外，用于组合成字节允许信号BE7～BE0 AP 地址的偶校验码输出线 ADS 地址状态信号 A20M A20 以上的地址线屏蔽信号 .与ISA总线兼容的计算机系统中必须有该信号 APCHK 地址校验出错信号. 在读取Cache时，Pentium会对地址进行偶校验，如有错，则该信号输出低电平 5.3.1 地址线及控制信号 D63～DO 数据线 BE7～BE0 分别为8个字节的允许信号 DP7～DP0 奇偶校验信号 PCHK 读校验出错 PEN 奇偶校验允许信号.若该信号输入为低电平，则在读校验出错时处理器会自动作异常处理 5.3.2 数据线及控制信号 D/C 数据／控制信号.高电平→当前总线周期传输的是数据，低电平→当前总线周期传输的是指令 M/IO 存储器/输入输出访问信号.高电平访存，低电平访问I/O端口 W/R 读/写信号.高电平→写操作，低电平→读操作 LOCK 总线封锁信号.低电平有效 BRDY 突发就绪信号 NA 下一个地址有效信号 SCYC 分割周期信号 5.3.3 总线周期控制信号 CACHE Cache控制信号 EADS 外部地址有效信号 KEN Cache允许信号 FLUSH Ca