第四部分基本语句.ppt

卢庆莉 编写 Architecture gen_shift of shift is component dff port b( d , clk : in std_logic ; q : out std_logic ) ; end component ; signal z : std_logic_vector ( 0 to 4 ) ; Begin z (0) = a ; g1 : for i in 0 to 3 generate dffx : dff port map ( z ( i ) , clk , z ( i + 1 ) ) ; end generate ; b = z ( 4 ) ; end gen_shift ; 例三： Architecture long_way_shift of shift is component dff port ( d , clk : in std_logic ; q : out std_logic ) ; end component ; signal z : std_logic_vector ( 0 to 4 ) ; Begin z (0 ) = a ; dff1 : dff port map ( z (0) ,clk , z (1) ) ; dff2 : dff port map ( z (1) ,clk , z (2) ) ; dff3 : dff port map ( z (2) ,clk , z (3) ) ; dff4 : dff port map ( z (3) ,clk , z (4) ) ; b = z (4) ; End long_way_shift ; 从例二和例三比较可以看到，两者的区别仅仅在于前者用一条FOR_GENERATE语句替代了后面的4条port map语句，使程序更加简练了。而且改变 i 的取值范围，从而可描述任意长度的移位寄存器。 从例二可以发现，移位寄存器的输入端和输出端的信号连接是无法用FOR_GENERATE语句来实现的，只能用两条信号代入语句来完成。也就是说， FOR_GENERATE语句只能处理规则的构造体。但是，在大多数情况下，电路的两端（输入端和输出端）总是具有不规则性，无法用同一种结构表示。为解决这种不规则电路的统一描述方法，就可以采用IF_GENERATE语句。下面仍以一个任意长度的移位寄存器描述模块为例来加以说明。假如移位寄存器的输入为a ，输出信号为b ,时钟信号为clk，共有len 位。那么该移位寄存器描述的模块如例四所示。 例四：library ieeee ; use ieee.std_logic_1164.all ; entity shift is gereric