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数字时钟的设计报告论文 科 目 ：EDA技术与实践教程 实验项目：数字钟 实验组员： 指导老师： 完成日期：2010年6月1号 目录 一：电路设计目的 ..………………………… 二：电路设计的要求……………………… 三：电路设计程序………………………… 四：电路程序仿真………………………… 五：硬件电路调试及故障排除…………… 六：使用说明……………………………… 七：心得体会……………………………… 摘 要：本实验利用QuartusⅡ软件，解惑所学的数字电路的知识设计一个多功能数 字钟，具有正常时、分、秒计时，动态显示，清零，快速校分、整点报时功能。论文分析了整个电路的工作原理，还分别说明了各模块的设计原理，并对最终结果进行总结，最后提出了在实验过程中出现的问题和解决的方案，以及后续设计思想。 关键词：数字钟，功能，计时，报时 一：实验目的： ①学习掌握数字时钟的设计方法。 ②学习较复杂的数字系统设计方法。 ③了解数字时钟的工作原理。 ④掌握用VHDL硬件描述语言的设计思想 ⑤掌握多位共阳数码管动态扫描显示驱动及编码。 ⑥通过数字时钟的VHDL语言设计，提高团都会合作精神。 二：实验要求 ①能进行正常的时、分、秒计时功能； ②提供八个数码管动态显示时、分、秒; ③对于时钟提供校正功能，能对分、秒、时分别提供校正； ④时钟能实现整点报时功能，当计时到达59分52秒时开始报时，在59分52秒，59分54秒，59分56秒，59分58秒时的鸣叫，鸣叫声频为500HZ,在到达59分60秒时为最后一声整点报时，频率为1KHZ. ⑤脑中的功能，可以根据需要自己设定脑中的闹时时间(精确到分)，响铃一分钟，期间可通过开关关闭闹钟 三：电路设计程序 硬件设计思路 数字时钟完全有开发板中的内部电路实现，显示电路外部的7位数码管来完成，苗脉冲和扫描有外部数字时钟源提供，复位及调分、调时分别由外部3个按键输入，输出分别连接到数码管的位选和断码，其硬件连接电路如下： 软件设计思路 在PLC的设计中，尤其是在较复杂的设计中，应遵从自顶向下的设计方法，首先应将涉及项目分解成若干个较小的功能自模块，然后再通过一个顶层模块把所有功能自模块连接起来。因此，该数字时钟就可以分成秒计时，分计时，时计时，动态扫描和数码管显示译码五大功能模块以及一个顶层模块。所以子模块全部采用VHDL语言设计，其中数码利用理图设计实现，如下图所示 3.各模块的电路程序设计 ①ontrol控制模块的VHDL的源代码如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity control is port ( s:in std_logic_vector(5 downto 0); clk,rst0:in std_logic; min1,min0:out std_logic_vector(3 downto 0); sec1,sec0:out std_logic_vector(3 downto 0); hour1,hour0:out std_logic_vector(3 downto 0)); end; architecture one of control is signal min11,min00,sec11,sec00,hour11,hour00:std_logic_vector(3 downto 0); component con1 is port( s,rst:in std_logic; q:out std_logic_vector( 3 downto 0 )); end component con1; begin u0:con1 port map( s=s(0),rst=rst0,q=sec00 ); u1:con1 port map( s=s(1),rst=rst0,q=sec11 ); u2:con1 port map( s=s(2),rst=rst0,q=min00 ); u3:con1 port map( s=s(3),rst=rst0,q=min11 ); u4:con1 port map( s=s(4),rst=rst0,q=hour00 ); u5:con1 port map( s=s(5),rst=rst0,q=hour11 ); process( clk ) begin if clkevent and clk=1then sec1=sec11; sec0=sec00; min1=sec11