移位寄存器的VHDL设计.docVIP

洛阳理工学院实验报告 系部 计算机与信息工程系 班级 学号 姓名 课程名称 PLD原理与应用 实验日期 2012.10.31 实验名称 实验三 移位寄存器的VHDL设计 成绩 实验目的： 1、建立一个移位模式可控的8位移位寄存器。 2、练习建立工程、文件、实体、结构体的建立，编译、修改、仿真。 实验条件： 装有QUARTUSⅡ软件的电脑 实验内容与步骤： 一、实验内容： 建立一个移位模式可控的8位移位寄存器，是用CASE语句设计的并行输入输出移位寄存器。利用进程的顺序语句构成了时序电路，同时又利用了信号赋值的并行特点实现了移位。 二、实验步骤： 一个移位模式可控的8位移位寄存器的编译与仿真： 1：建立工作苦文件夹和编译设计文件。 新建一个文件夹。首先利用Windows资源管理器，在EDA默认的工作库（work）中新建一个文件夹命名shift。 输入源程序。打开QUARTUSⅡ，选择File-New命令。在新建窗口中的Design File栏选择编译文件的语言类型即VHDL File选项。然后再VHDL文本编译窗口输入移位寄存器的程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY SHIFT IS PORT(CLK,C