DDS的Verilog设计及QuartusⅡ与Matlab联合仿真.docVIP

DDS的Verilog设计及QuartusⅡ与Matlab联合仿真 　　摘 要:介绍了直接数字频率合成器的组成及工作原理。采用Verilog语言在Altera 公司的FL EX10K系列器件上实现该系统,并通过QuartusⅡ和Matlab软件对设计进行联合仿真,验证设计的正确性。模块中的相位累加器使该系统具有较高的频率分辨率,可实现快速频率切换,有广泛的应用价值。 　　关键词:数字频率合成器;Verilog;QuartusⅡ;Matlab 　　中图分类号:TN911文献标识码:A 　　文章编号:1004-373X(2009)12-163-02 　　 　　Verilog Design of DDS and Simulation Between Quartus Ⅱ and Matlab 　　LEI Nengfang 　　(Weinan Teachers University,Weinan,714000,China) 　　Abstract:Principle and composition of the DDS are introduced,and the DDS system based on FLEX10K device is realized by Verilog language.Correctness of design is verified by using the simulator of QuartusⅡ and Matlab.The phase adder in the model is widely applied which can enable system to hold high frequency revolution,fast frequency switching. 　　Keywords:DDS;Verilog;QuartusⅡ;Matlab 　　 　　直接数字频率合成器(Digital Direct Synthesizer,DDS)是以数字信号处理理论为基础,从信号的幅度相位关系出发进行频率合成的。与传统的频率合成器相比,DDS具有极高的分辨率,快速的频率转换时间,很宽的相对带宽、任意波形的输出能力和数字调制等优点。本文研究的是正弦输出的DDS技术,这类直接数字合成技术最具价值,应用也最为广泛。 　　1 DDS工作原理 　　DDS 主要由相位累加器、函数表ROM存储器、D/A转换器及低通滤波器组成,其基本原理如图1 所示。 　　图1 直接数字频率合成器原理框图 　　正弦波的信号幅值以数据表的形式存储在ROM 存储器中。相位累加器在时钟的作用下以频率控制字为步进进行相位累加,累加结果依次作为ROM 存储器的地址,取出相应的幅值数据送D/A 转换器,以产生阶梯波形,阶梯波形经低通滤波器滤波后得到相应的正弦波形。 　　设时钟频率为fc,输出频率为fo,频率建立字FSW用相位增量Δφf表示。 　　若累加器的宽度为N位,查询表ROM的输出位数为M,则2N就相当于2π rad;N位中的最低有效位相当于2π/2N rad,即最小的相位增量;Δφf对应的相位为Δφf×2π/2N rad;完成一个周期的正弦波输出需要2π/Δφf×2π/2N=2N/Δφf个参考时钟周期,所以一个参考时钟周期Tc内输出频率的周期为: 　　To=(2N/Δφf)Tc 　　输出频率与查询表ROM的输出位数M无关。在一定的时钟频率fc下,相位增量Δφf决定了合成信号的频率,故Δφf被称为频率控制字,习惯上用K表示。因此合成信号的频率为: 　　fo=(K/2N)fc 　　当时钟频率fc固定时,改变频率控制字,可以改变合成信号的频率fo;当K=1时,输出频率最低,即: 　　fomin=Δfo=(1/2N)fc 　　式中:Δfo为DDS的频率分辨率。 　　2 系统设计 　　系统设计采用美国ALTERA公司的CPLD(EPF10K10LC84-4)实现。 　　2.1 系统Verilog源程序 　　系统Verilog源程序为: 　　module fun_text (M,sin,acc,clk); 　　parameter WIDTH = 32; 　　input[WIDTH-1:0]M; 　　output [7:0]sin,acc; 　　inputclk; 　　wire [WIDTH-1:0] s,acc32; 　　wire [7:0]msbs; 　　wireADD,ena,aset,sclr,sset; 　　wire aload,sload,aclr,ovf1,cin1,clkena; 　　assign clkena=0;assign cin1=0;assign ADD=1