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高质量七倍分频电路的设计与实现 　　摘 要：提出一种可实现占空比为50%的7倍时钟分频电路的高可靠性设计方案，并分别给出由分立元件组构和由Verilog HDL语言描述的2种实现方法。与已有方案相比，该设计不仅可以节省器件资源，而且完全避免了冒险现象对于分频时钟波形造成的影响。在Quartus环境下，分别对门级设计和基于Verilog HDL语言的行为级描述进行仿真验证，结果显示该方案合理可行。 　　关键词：奇数次分频器；格雷码计数器；时钟波形；FPGA 　　中图分类号：TN772 文献标识码：B 　　文章编号：1004-373X(2008)06-012-02 　　Design and Implementation of High Quality 1∶7 Frequency Divider 　　ZHANG Jigang，LI Weizhong 　　(Inner Mongolia University of Technology，Huhhot，010051，China) 　　Abstract：Design method of high-reliability 1∶7 clock frequency divider with half duty cycle is brought forward，and then implementation method based on separate component or described by Verilog HDL is presented.Comparing with former design method，not only can the method economize on hardware resource，but it can be absolutely avoided that waveform of divided frequency clock is interfered by hazard in this method.After function of gate level design as well as behavior level design based on Verilog HDL is simulated in Quartus software，the method is proved logical and feasible as a result. 　　Keywords：odd number frequency divider；Gary code counter；clock waveform；FPGA 　　 　　1 引 言 　　 　　数字电路设计中常采用对主频时钟分频的方法产生所需的时钟。笔者目前从事的课题研究中就需要一个占空比为50%的七倍时钟分频电路。 　　一些文章介绍过一种实现占空比为50%的奇数次分频电路的方法[1，2]，该方法的要点是采用2个分别在被分频时钟上升沿和下降沿触发的计数器，然后将这2个计数器产生的信号相或后输出。若按该方法实现七倍的时钟分频器，其具体化后的电路如图1所示。 　　这样的设计若用在高速电路中会存在一些问题。比如当计数值从001到010跳变时有可能出现值为000或011的瞬间毛刺，从而对下级电路形成不应有的误触发，此现象在专业术语中被称之为“冒险”。只要跳变时有2位以上的信号要变化就会存在冒险，故此方案实现的分频电路不具备较高的可靠性，只能应用在一些对于时钟波形质量要求不甚严格的场合。为了解决上述问题，提出一种高质量的七倍分频电路方案。 　　 　　 　　2 本文方案的七倍分频电路逻辑原理 　　 　　图2所示为本文提出的七倍分频方案。在该方案的整个电路中只有用来对RS触发器置位的那个负与门是对毛刺敏感的。为了消除可能的冒险，本设计中的七进制计数器采用格雷码，从状态0到状态6的7个状态分别对应的格雷码及跳变顺序是：000→001→011→010→110→111→101。 　　根据码值循环规律，利用卡诺图合并最小项，可得到表示3位格雷码状态迁移的逻辑表达式如下： 　　Q0=!Q2!Q1||Q2Q1 　　Q1=Q1!Q0||!Q2Q0 　　Q2=Q1!Q0||Q2Q1Q0 　　依据上式，通过采用3个D触发器和一些基本逻辑门即可实现格雷码计数。 　　 　　在格雷码计数器值从000～101的7个状态跳变过程中，每次跳变都只有1位信号发生变化，其跳变过程中不可能出现任何的毛刺输出。 　　当格雷码计数器从满度值101～000的回零跳变过程中，有可能出现100或001的瞬间值，但这2个毛刺均不会对RS触发器产生误置位触发。 　　因此，本设计完全避免了由冒险引起的分频时钟