第6章 时序逻辑电路的分析与设计教学课件.ppt

* 如考虑每个触发器都有1tpd的延时，电路会出现什么问题？ 异步计数脉冲的最小周期 Tmin=n tpd。（n为位数） 对于一个n位二进制异步计数器来说，从计数脉冲作用第一个触发器到第n个触发器翻转达到稳定状态，需要经历的时间为n tpd。 为了保证正确地检出计数器的输出状态， * ②典型集成电路 中规模集成电路74HC/HCT393中集成了两个4位异步二进制计数器在 5V、25℃工作条件下，74HC/HCT393中每级触发器的传输延迟时间典型值为6ns。 74HC/HCT393的逻辑符号 * Q0在每个CP都翻转一次 Q1仅在Q0=1后的下一个CP到来时翻转 FF0可采用T=1的T触发器 FF1可采用T= Q0的T触发器 Q3仅在Q0=Q1=Q2=1后的下一个CP到来时翻转 FF2可采用T= Q0Q1的T触发器 Q2仅在Q0=Q1=1后的下一个CP到来时翻转 FF3可采用T= Q0Q1Q2的T触发器 4位二进制计数器状态表 0 0 0 0 0 16 1 1 1 1 1 15 0 0 1 1 1 14 0 1 0 1 1 13 0 0 0 1 1 12 0 1 1 0 1 11 0 0 1 0 1 10 0 1 0 0 1 9 0 0 0 0 1 8 0 1 1 1 0 7 0 0 1 1 0 6 0 1 0 1 0 5 0 0 0 1 0 4 0 1 1 0 0 3 0 0 1 0 0 2 0 1 0 0 0 1 0 0 0 0 0 0 Q0 Q1 Q2 Q3 进位输出 电路状态 计数顺序 (2)同步二进制加计数器 ① 工作原理 4位二进制计数器的状态表的简化形式 观察右边的4位二进制计数器 状态表可见： * CE=0 保持不变 CE=1 计数 下图所示为4位二进制同步加计数器的一种实现方案的逻辑图 D触发器与同或门构成T触发器 * 4位同步二进制加计数器时序图 * ②典型集成电路计数器74LVC161 2选1数据选择器选择计数和预置功能 74LVC161是典型的CMOS 4位同步二进制加计数器。它除了同步二进制加计数功能外，还具有并行数据的同步预置功能。 74LVC161内部逻辑图 计数使能 预置数据使能 还控制进位输出TC * 74LVC161逻辑功能表 输 入 输 出 清零 预置 计数使能 时钟 预置数据输入 计 数 进位 CEP CET CP D3 D2 D1 D0 Q3 Q2 Q1 Q0 TC L × × × × × × × × L L L L L H L × × ↑ D3 D2 D1 D0 D3 D2 D1 D0 * H H L × × × × × × 保 持 * H H × L × × × × × 保 持 * H H H H ↑ × × × × 计 数 * CR的作用？ PE的作用？ 清零 预置数据使能 * 时序图 TC=CET?Q3Q2Q1Q0 * 例6.5.1 试用74LVC161构成模 的同步二进制计数器。 解： 模 的同步二进制计数器可用4片74LVC161构成： 数据预置控制端 计数使能端 * （1）异步二-十进制计数器 例6.5.2 将图中电路按以下两种方式连接： 试分析它们的逻辑输出状态。 接计数脉冲信号，将Q0与 相连； （1） 接计数脉冲信号，将Q3与 相连 （2） 2、 非二进制计数器 * 两种连接方式的状态表 计数顺序 连接方式1（8421码） 连接方式2（5421码） Q3 Q2 Q1 Q0 Q0 Q3 Q2 Q1 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 1 2 0 0 1 0 0 0 1 0 3 0 0 1 1 0 0 1 1 4 0 1 0 0 0 1 0 0 5 0 1 0 1 1 0 0 0 6 0 1 1 0 1 0 0 1 7 0 1 1 1 1 0 1 0 8 1 0 0 0 1 0 1 1 9 1 0 0 1 1 1 0 0 * （2）用集成计数器构成任意进制计数器 例6.5.3 用74LVC161构成九进制加计数器。 解：九进制计数器应有9个状态，而74 LVC 161在计数过程中有16个状态。如果设法跳过多余的7个状态，则可实现模9计数器。通常有反馈清零法和反馈置数法两种实现方法： (1) 反馈清零法 * (2) 反馈置数法(两种方案) (a方案) (b方案) * ①工作原理 置初态Q3Q2Q1Q0=0001， a.基本环形计数器 状态图 （3）环形计数器 第一个CP:Q3Q2Q1Q0=0010， 第二个CP:Q3Q2Q1Q0=0100， 第三个CP:Q3Q2Q1Q0=1000， 第四个CP:Q