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CPLD与电子CAD报告 班 号： 序 号： 学 号: 姓 名： 同组同学姓名： 三峡大学电气与新能源学院 一、 VHDL中的进程、信号、变量 VHDL的基本结构： Entity(实体) 用来说明模型外部的输入输出特征 Architecture（构造体） 用来定义模型的内容和功能 每一个构造体必须有一个实体与它相对应，所以两者一般成对出现。 (一)、进程 1.进程语句的基本格式 [进程标号：]PROCESS[(信号敏感表)]IS 说明区 BEGIN 顺序语句 END PROCESS[进程标号]； (二)、信号 信号是描述硬件系统的基本数据对象，它的性质类似于连接线。它可以代表连线、内连元件、或端口。用“=”来给信号赋值。信号可以作为设计实体中并行语句模块间的信息交流通道。信号定义的语句格式与变量相似，信号定义也可以设置初始值。在进程中只能将信号列入敏感表，而不能将变量列入敏感表。 信号的定义格式： SIGNAL 信号名： 数据类型：=初始值； 2.信号的赋值语句表达式： 目标信号名 = 表达式 AFTER 时间量； 这里的表达式可以是一个运算表达式，也可以是数据对象（变量、信号或常量） 3.试验程序 LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY simp_45_46 IS PORT (a,b,c,d:IN std_Logic; g:OUT std_Logic); END simp_45_46; ARCHITECTURE logic OF simp_45_46 IS SIGNAL e,f : std_Logic; BEGIN e= a or b; f=not(c or d); g =e and f; END logic; (三)、变量 变量是一个局部量，只能在进程和子程序中使用。必须在进程和子进程的说明性区域说明。不能表达连线和存储元件。变量的主要作用是在进程中作为临时的数据存储单元。 定义变量的一般表述： WARIABLE 变量名 ：数据类型 := 初始值； 变量赋值的一般表述为: 目标变量名 := 表达式； 因此，变量赋值符号是“：=”，变量数值的改变是通过变量赋值来实现的。赋值语句右方的“表达式”必须是一个与“目标变量名”具有相同数据类型的数据，这个表达式可以是一个运算表达式，也可以是一个数值。 3.信号与变量的比较 信号与变量赋值语句功能的比较 比较对象 信号SIGNAL 变量VARIABLE 基本用法 用于作为电路中的信号连线 用于作为进程中局部数据存储单元 适用范围 在整个结构体内的任何地方都能适用 只能在所定义的进程中使用 行为特征 在进程的最后才对信号赋值 立即赋值 信号与变量的差别: 1. 声明方式与赋值符号不同，变量声明为Variable,赋值符号为“：=”，而信号声明为Signal,代入语句采用 “〈=”代入符。 2. 信号在结构体(architecture)内，进程(process)外定义；而变量进程内定义。换句话说，信号的“有效域”为整个结构体，可在不同进程间传递数值；变量的有效域只是定义该变量的进程，不能为多个进程所用 3. 操作过程不相同。在进程中，变量赋值语句一旦被执行，目标变量立即被赋予新值，在执行下一条语句时，该变量的值为上一句新赋的值；而信号的赋值语句即使被执行也不会立即发生代入，下一条语句执行时，仍使用原来的信号值(信号是在进程挂起时才发生代入的）。 二 、并行语句、顺序语句 (一)、并行语句 在VHDL中，并行语句有多种语句格式，包括：并行信号赋值语句、进程语句、块语句、条件信号赋值语句、元件例化语句，生成语句，并行过程调用语句。个中并行语句在结构体中的执行是同时进行的，或者说是并行运行的，其执行方式与书写的顺序无关。 并行信号赋值语句： 它包括简单信号赋值语句、条件信号赋值语句和选择信号赋值语句。 简单信号赋值语句 简单信号赋值语句是VHDL并行语句结构的最基本单元，它的语句格式如下： 赋值目标 = 表达式 式中赋值目标的数据对象必须是信号，它的数据类型必须与赋值符号右边表达式的数据类型一致； 条件信号赋值语句 其表达方式如下： 赋值目标 = 表达式 WHEN 赋值条件 ELSE 表达式 WHEN 赋值条件 ELSE .... 表达式； 3) 选择信号赋值语