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Verilog设计深入
第8章 Verilog设计深入 8.1 过程中的两类赋值语句 8.1 过程中的两类赋值语句 8.1 过程中的两类赋值语句 8.1 过程中的两类赋值语句 8.1 过程中的两类赋值语句 8.1 过程中的两类赋值语句 8.1 过程中的两类赋值语句 8.1 过程中的两类赋值语句 8.2 过程语句归纳 过程结构总结 8.2 过程语句归纳 8.2 过程语句归纳 8.3 if语句归纳 8.3 if语句归纳 8.3 if语句归纳 8.3 if语句归纳 8.3 if语句归纳 8.3 if语句归纳 8.4 三态与双向端口设计 8.4 三态与双向端口设计 8.4 三态与双向端口设计 8.4 三态与双向端口设计 8.4 三态与双向端口设计 8.4 三态与双向端口设计 8.4 三态与双向端口设计 习 题 * * 8.1.1 未指定延时的阻塞式赋值语句 赋值语句执行分为三步： 一、计算出“驱动表达式”的值； 二、向目标变量进行赋值操作； 三、完成赋值，即实现目标变量的更新。 8.1.2 指定了延时的阻塞式赋值 8.1.3 未指定延时的非阻塞式赋值 阻塞与非阻塞赋值语句，在同一过程结构中，允 许存在对同一目标变量多次赋值或驱动的现象。 Verilog规定，对非阻塞赋值语句，这个被赋值的目标 变量接受最接近过程结束的那一个驱动源的数据。 Verilog规定：在同一个过程结构中，对同一个目标信号的赋值形式必须一致，不能混合。 8.1.4 指定了延时的非阻塞式赋值 8.1.5 深入认识阻塞与非阻塞式赋值的特点 8.1.6 不同的赋初值方式导致不同综合结果的示例 8.1.6 不同的赋初值方式导致不同综合结果的示例 8.2.1 过程语句应用总结 1. 过程语句为一无限循环语句 2. 过程中的语句具有顺序和并行双重性 3. 过程语句本身是并行语句 4. 过程中只允许描述对应单一时钟的同步时序逻辑 8.2.2 深入认识不完整条件语句与时序电路的关系 8.2.2 深入认识不完整条件语句与时序电路的关系 8.3.1 if语句的一般表述形式 8.3.1 if语句的一般表述形式 8.3.1 if语句的一般表述形式 8.3.1 if语句的一般表述形式 8.3.2 关注if语句中的条件指示 8.3.2 关注if语句中的条件指示 8.4.1 三态控制电路设计 8.4.2 双向端口设计 8.4.2 双向端口设计 8.4.2 双向端口设计 8.4.3 三态总线控制电路设计 8.4.3 三态总线控制电路设计 8.4.3 三态总线控制电路设计 *
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