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作业(四)：P217 题：4.7 题：4.8 题：4.10 作业(五)：P250 题：5.7 题：5.9 题：5.12 ①利用CMOS传输门的边沿触发器； *②维持阻塞边沿触发器； *③利用传输延迟时间的边沿触发器。 边沿触发器主要有： 边沿触发器即利用CLK边沿触发的触发器，也就是触发器的次态仅取决于CLK信号的上升沿 或下降沿 到达时刻输入信号的状态。 5.5 边沿触发的触发器 为了提高触发器的可靠性，增强抗干扰能力，希望触发器的次态仅仅取决于CLK信号下降沿（或上升沿）到达时刻输入信号的状态。而在此之前和之后输入状态的变化对触发器的次态没有影响。 形式上也是一种主从结构，由两个电平触发D触发器FF1和FF2组成。 ⒈ 原理框图 主触发器 从触发器 一、用两个电平触发D触发器组成的边沿触发器 2. 工作原理 ①CLK=0时，CLK1=1，因而FF1的输出Q1跟随输入D的状态变化，即Q1=D。同时，CLK2=0，FF2的输出Q2(即电路最后输出Q)保持原来状态(即前一个时刻的FF1的输出，注意此时不一定是D)不变。 0 1 0 1 0 1 ②CLK由低变高时，CLK1=0，于是Q1保持为CLK上升沿到达前瞬间输入端D的状态，此后不再跟随D的状态而改变。同时，CLK2=1，使Q2跟随Q1，即输出端被置成了与CLK上升沿到达前瞬间D端相同的状态，而与以前和以后D端的状态无关。 3. CMOS边沿触发D触发器电路结构 形式上也是一种主从结构，由CMOS非门和传输门组成基本触发器，具有与典型的主从结构触发器(主从SR触发器、主从JK触发器)完全不同的动作特点。 CLK＝1 时，传输门TG2、TG3导通。 CLK＝0 时传输门TG1、TG4导通。 4. 工作原理 ① TG1,TG4导通；TG2,TG3断开，切断主从触发器间的联系。 ②Q1=D→Q1=D为接收信号作准备，但因主触发器未形成反馈连接，不能自行保持，因此Q1跟随D端的状态变化。从触发器中TG4通，从触发器Q、Q维持原态不变，但与主触发器无联系。 CLK＝0时 C＝0、C=1 × × CLK＝↑及CLK＝1时 C＝0、C=1 ①TG2,TG3导通；TG1,TG4截止，切断外输入信号和主触发器之间的联系，使D的变化不再影响触发器的状态。 × × ②由于门G1的输入电容存储效应，G1输入端的电压不会立即消失，故Q1把TG1被切断前的状态保存下来。 ③由于TG3导通、TG4截止，主触发器的状态通过TG3和G3、G4送到了输出端，使Q*=Q1=D(CLK上升沿到达时D的状态)。 输出状态转换发生在CLK上升沿，而且触发器所保存下来的状态仅仅取决于CLK上升沿到达时的输入状态，而与以前和以后D端的状态无关。因此称此触发器为上升沿触发的边沿触发器。因输入信号是以单端D给出的，所以也叫做D触发器。 5. 动作特点： 6. 图形符号及特性表： 在图形符号中，用CLK输入框处的“”表示触发器为边沿触发方式 。在特性表中，则用CLK一栏里的“↑”表示边沿触发方式，而且是上升沿触发。(如果是下降沿触发，则应在CLK输入端加画小圆圈，并在特性表中以“↓”表示。) 注意：在具体使用电平触发SR触发器的情况下，用SD或RD将触发器置位或复位应当在CLK=0的状态下进行，否则在SD或RD返回高电平以后预置的状态不一定能保存下来。 三、电平触发 SR触发器的动作特点 （1）时钟电平控制。在CLK＝1的全部时间里S和R变化都将引起触发器输出端状态的变化，因此输入信号多次发生变化，触发器的状态也会发生多次翻转，降低了电路的抗干扰能力；CLK＝0时状态保持不变(保存了CLK回到0以前瞬间的状态)，与SR锁存器相比，对触发器状态的转变增加了时间控制。 （2） S 、 R之间有约束。不能允许出现S 和R同时为1的情况，否则会使触发器处于不确定的状态。 波形图 不变 不变 不变 不变 不变 不变 置1 置0 置1 置0 不变 例：已知电平触发SR触发器的输入信号波形如下图，试画出Q、Q端的电压波形。设触发器的初态为Q=0。 在第二个CLK高电平期间若S=R=0，则触发器的输出状态应保持不变。但由于此期间S端出现了一个干扰脉冲，因而触发器被置成了Q=1。 解：由给定的输入波形可见在第一个CLK高电平期间先是S=1、R=0，输出被置成Q=1，Q=0。随后输入变成了S=R=0，因而输出状态保持不变。最后输入又变为S=0、R=1，将输出置成Q=0，Q=1，故CLK回到低电平以后触发器停留在Q=0，Q=1的状态。 为了适应单端输入信号的场合,有时把电平触发