基于Ｖｅｒｉｌｏｇ计算精度可调的整数除法器的设计.docVIP

基于Ｖｅｒｉｌｏｇ计算精度可调的整数除法器的设计 　　摘 要：传统整数除法算法采用多次相减的方法来实现运算，相减的过程耗费了大量时钟脉冲，而且对运算结果的最后一位没有进行处理。针对传统的整数除法器，提出一种基于Verilog计算精度可调的整数除法器的设计方法，运用移位、循环减法和四舍五入的方法对数据进行处理，提高了处理速度和精确度。用Cadence公司的NC-Verilog仿真器对所设计的除法器进行仿真验证，结果显示该除法器达到了预期功能。 　　关键词：整数除法；Verilog；处理速度；精确度 　　中图分类号：TN402文献标识码：B 　　文章编号：1004-373X(2009)03-146-02 　　 　　Design of Integer Divider with Adjustable Precision Based on Verilog 　　YE Xianyang,ZHANG Haiyong,PI Daijun,QIN Shuijie 　　(Laboratory for Photoelectric Technology and Application in Guizhou Province,Guiyang,550025,China) 　　Abstract：Traditional integer division algorithm used many subtraction to achieve the operation,the process by spending a lot of clock pulse,but also the results of the operation did not deal with the last one bit. Due to the traditional integer divider,an integer divider with adjustable precision based on Verilog is designed in this paper. The process velocity and precision of the divider are improved by using the methods of circulating subtracting and rounding to process data. The simulation for the divider is carried out by the NC-Verilog of the Cadence Company and the results indicate the good function. 　　Keywords：integer division;Verilog;process velocity;precision 　　 　　基金项目:教育部“优秀青年教师资助计划”(教人司［2003］355)；留学回国人员科研启动基金；2006年度教育部博士点基金项目；贵州省优秀青年科技人才培养计划基金(合同号：黔科合人字No.2013) 　　 　　0 引 言 　　 　　除法器是电子技术领域的基础模块，在电子电路设计中得到广泛应用。目前，实现除法器的方法有硬件实现和软件实现两种方法。硬件实现的方法主要是以硬件的消耗为代价，从而有实现速度快的特点。用硬件的方法来实现除法器的研究很多，如利用微处理器实现快速乘除法运算，FPGA实现二进制除法运算，模拟除法器等［1-5］；而通过软件实现的除法器算法，可以大大提高器件的工作频率和设计的灵活性，可以从总体上提高设计性能，而设计高效实用的算法是除法器的关键，故除法器的算法研究成为现今热点。 　　目前，软件方面主要是通过减法算法来实现除法运算，把被除数作为被减数,除数作为减数，作减法，直到被减数小于减数为止,记录能够相减的次数即得到商的整数部分。将所得的余数乘以10 作为被减数,除数作为减数,作减法,差重新置入被减数,反复相减,直到被减数小于减数为止,记录能够相减的次数即得到商的十分位数值。依此继续下去,可得到商的百分位数值,千分位数值，……,要精确到哪一位,就依次做到哪一位［6,7］。此方法的缺点是速度慢，而且最后一位的精度不高，为了克服以上的缺点，这里设计一种算法在软件上改进了除法器运算的准确性和处理速度。 　　 　　1 设计方法 　　 　　对于任意给定的两个整数fenzi和fenmu，设fenzi为被除数，fenmu为除数。为了得到两个数相除的十进制结果，本设计主要通过下面的算法来实现，假如要保留小数点后面的n位有效数字，首先把fenzi乘以10的n次方，赋值给寄存器变量data0；接着把fenmu分别