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第6讲vhdl语言实际举例
IF cs= ‘1’ THEN n:=0; IF x1 = ‘1’ THEN n:= n+1; END IF; IF x2 = ‘1’ THEN n:= n+2; END IF; IF x3 = ‘1’ THEN n:= n+4; END IF; IF x4 = ‘1’ THEN n:= n+8; END IF; d0 = rom0(n) AFTER 10 ns; d1 = rom1(n) AFTER 10 ns; d2 = rom2(n) AFTER 10 ns; d3 = rom3(n) AFTER 10 ns; ELSE d0 = ‘Z’ AFTER 10 ns; d1 = ‘Z’ AFTER 10 ns; d2 = ‘Z’ AFTER 10 ns; d3 = ‘Z’ AFTER 10 ns; END IF; END PROCESS; END rom_arc; * VHDL设计举例 数据选择器设计 半加器设计 时钟边沿描述—触发器、寄存器设计 3-8译码器、七段显示译码器设计 ROM设计 半减器和或门构成全减器 WHEN语句实现二路数据选择器 ENTITY mux21a IS PORT(a,b.:IN BIT; s :IN BIT; Y:OUT BIT); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN y = a; WHEN s =‘0’ ELSE b; END mux21a ; 数据选择器 a b y s mux21a 实体：描述电路器件的外部情况以及各信号端口的基本性质 结构体：描述电路器件的内部逻辑功能或电路结构 LIBRARY ieee; USE ieee.std_logic_1164.all; WHEN语句实现二路数据选择器 ENTITY mux21a IS PORT(a,b.:IN BIT; s :IN BIT; Y:OUT BIT); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN y = a; WHEN s =‘0’ ELSE y b; END mux21a ; WHEN 语句的一般形式为： 目标=表达式 WHEN 赋值条件 ELSE 目标=表达式 WHEN 赋值条件 ELSE … … 表达式 ; 数据选择器 WHEN语句为并行语句 a b y s mux21a ENTITY mux21a IS PORT(a,b.:IN BIT; s :IN BIT; Y:OUT BIT); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN PROCESS(a,b,s) BEGIN IF s =‘0’ THEN y = a; ELSE y = b; END IF; END PROCESS; END mux21a ; a b y s mux21a IF语句实现二选一数据选择器 IF语句的一般形式为： IF 条件 THEN 语句 ； ELSIF 条件 THEN 语句 ； ELSIF 条件 THEN 语句 ； ELSE 语句 ； END IF; 数据选择器 用与或非逻辑实现二选一数据选择器 ENTITY mux21a IS PORT(a,b.:IN BIT; s :IN BIT; Y:OUT BIT); END mux21a;
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