提示表2015年VLSI技术及电路研讨会.pdf

媒體聯絡人 VLSI Symposia (超大型積體電路技術研討會) 秘書處 ( 日本與亞洲) BtB 行銷公司 (北美與歐盟) 由 ICS Convention Design, Inc. 會議企劃公司轉交 Chris Burke Chiyoda Bldg. 1-5-18 Sarugaku-cho, Chiyoda-ku, BtB 行銷 Tokyo 101-8449 Japan 共同公關總監 電話號碼： +81-3-3219-3541 電話號碼：+1-919-872-8172 電子郵件： vlsisymp@ics-inc.co.jp 電子郵件：chris.burke@ 立即發布 提示表： 2015 年 VLSI 技術及電路研討會 日本京都訊 － 此提示表係針對 2015 年 VLSI 技術及電路研討會所發表之論文中，最具有 新聞價值者予以預告，以供參考。研討會將於 2015 年 6 月 15 日至 18 日 (技術場) 及 6 月 16 日至 19 日 (電路場) ，在京都的麗嘉皇家酒店(Rihga Royal Hotel) 舉辦。 請參閱編輯新聞中心觀看較高解析度的圖片。提示表最後附有技術術語詞彙表。 /press.html I) 2015 年 VLSI 技術研討會的技術亮點 A) CMOS 製造的平台技術 低功率、高性能及高密度 系統晶片(SoC) 產品的 14 奈米 SoC 平台技術： 英特爾將討論以第二代三閘極電晶體技術為基礎的 14 奈米 SoC 平台，及其針對密度、低功 率及寬動態範圍進行最佳化。70 奈米的閘極組距 (pitch) 、52 奈米的金屬組距 ，以及0.0499 um2 高密度靜態記憶體 (HDC SRAM) 單元是目前 14/16 奈米技術節點 SoC 製程中最具競 爭力的設計準則(design rule) ，能依摩爾定律達到相較於 22 奈米技術節點兩倍的密度 。其高 效能負/正型金屬氧化物半導體 (NMOS/PMOS) 在 0.7 V 及 100 nA/μm 的關閉狀態漏電流 (off-state leakage, Ioff) 下，驅動電流可達 1.3 與 1.2 mA/μm ，比22 奈米技術分別增強了37% 與 50%。在 0.7 V 及 15pA/μm Ioff 下，超低功率的NMOS/PMOS 驅動電流分別可達到 0.50 與 0.32 mA/um。這項SoC 技術採用高電壓輸入/輸出 (I/O) 電晶體，支援高達 3.3 V 的 I/O ， 並且具有支援全系列類比、混合訊號與聲頻 (RF) 的特性。(論文 T2-1, “A 14 nm SoC Platform Technology Featuring 2nd Generation Tri-Gate Transistors, 70 nm Gate Pitch, 52 nm Metal 2 Pitch, and 0.0499 um SRAM cells, Optimized for Low Power, High Performance and High Density SoC Products,” C.-H. Jan et al., Intel ，論文C23-1, “Broadwell : A family of IA 14nm processors,” A. Nalamalpu et al. Intel) 鰭/閘極截面的邏輯穿透式電子顯微鏡影像 TEM (上圖) 及 HV I/O 電晶體 (下圖)