一种用于以太网传送Ｅ１信号的时钟恢复电路的设计与实现.docVIP

一种用于以太网传送Ｅ１信号的时钟恢复电路的设计与实现 　　摘 要：提出一种利用全数字锁相环实现从随机的以太网信号中提取时钟的方法。由于采用鉴频、鉴相并置方法，同时把数字滤波器融入其中，采用小数分频器构成数控振荡器，从随机以太网信号中恢复E1时钟信号。经硬件实验证实，电路的性能指标完全可以满足ITUT的有关标准。该电路结构简单，易于集成到ASIC中去，有较强的实用性，便于推广应用。 　　关键词：E1抖动锁相环;现场可编程门阵列;基于以太网的实时业务；时钟恢复电路 　　中图分类号：TN710 文献标识码：B 文章编号：1004373X(2008)1800803 　　Design and Implementation of Clock Recovery Circuit E1 in Ethernet 　　HUANG Haisheng 　　(Xi′an Institute of Post and Telecommunications,Xi′an,710061,China) 　　 　　Abstract：In this paper,a clock recovery circuit is proposed in the random signal of Ethernet,parallel connection method are used between the phase difference and the frequency difference,and the filter are permeated in,and using the digital divider,with ratio of decimal fraction,as a digital control oscillations,then the PLL could be used to recover the E1 clock that is demapped from Ethernet signal.It is proved by hardware experiment that the performance can meet the ITU-T recommendation.All digital circuits are useful in VLSI design. 　　Keywords：E1 jitter phase locked loop;FPGA;Ethernet TDM;clock recovery circuit 　　 　　在基于IP的新一代通信网中，为了实现多业务传输，在发送端，把实时业务（TDM）进行打包处理，使其变成太网包的数据包，然后传输；在接收端，为了恢复原来的TDM业务，对数据进行统计和抖动消除，从而获得码流的定时信息。抖动消除的基本原理就是数字锁相环的原理；利用锁相环技术实现对输入定时信号的量化、数字滤波和定时综合。传统的数字化理论在这里表现为简单的取整，电路往往对应的是吞吐脉冲，即为计数器的形式。技术的核心和难点是量化、数字滤波和定时综合有机的结合，形成理论简单、易于电路实现，同时又能保证定时信息的指标。 　　在TDMoIP系统中，在发送端，需要发送的信号是标准的E1信号，为了在以太网系统中传输，把E1信号进行拆分、封装，使其变成固定大小的以太网包，原来的E1信号中的定时时信息全部丢失；在接收端收到的信号中不含有任何定时信息，数据的抖动也变为随机的。这就需要在接收端要进行特殊处理，才能恢复E1信号的时钟。由于以太网信号是随机信号，首先对随机的以太网信号进行统计处理，得到信号的基本频率，然后以此频率为基准，进行数字平滑；传统的数字平滑电路可分为2类：一类是由比特调整电路和中等带宽的数字锁相环构成，另一类［1］是由一个锁相环构成，但锁相环的带宽很窄。本文采用由比特调整电路和中等带宽的数字锁相环构成数字平滑电路，比特调整电路是由多模计数器和数据存储器组成；多模计数器根据数据缓冲器FIFO的状态，确定在数据流上加或扣脉冲的频率，然后把这种信息存入数据存储器，实现在数据流上加扣脉冲，使输出数据流的频率的变化在时间上拉长，便于数字锁相环的设计。 　　通过硬件实验证明，用该方法设计ASIC电路，运行可靠，性能指标符合ITUT的有关标准。本文主要讨论这个专用数字锁相环的设计方法及理论分析；即全数字锁相环电路设计、电路的输入和输出指标要求、原理分析和硬件实验结果。 　　 　　1 全数字锁相环电路设计 　　 　　本文讨论的是E1支路信号平滑的二阶数字锁相环，其结构简单、易于实现、尤其适合ASIC实现，并且经实验证明，抖动指标符合有关ITUT标准。图1为电路的原理图。 　　图1是一个直接处理式锁相环；计数器1和计数器2