[计算机软件及应用]Cache地址映射TGQ.pptVIP

(4)主存地址18AB9H =1 1000 1010 1011 1001 方法1： 组号为0101，所以主存地址18AB9H可以映射到Cache的第5组,即字块20、字块21、字块22或字块23。 * 方法2： 由主存地址前12位知对应主存块号为 i= 1 1000 1010 101（主存地址前12位）； 设Cache的块号为j， 因为 j=(i mod 24 )×22 ＋k 0≤k≤22－1 所以j=(1 1000 1010 101 mod 24 )×22 ＋k =0101×22 ＋k =5×4 ＋k 所以主存地址18AB9H可以映射到Cache第5组，即字块20、字块21、字块22或字块23。 * Cache功能、原理与结构 Cache地址映射方式与特点 组相联Cache示例 6.小结 Cache 存储器地址映射 本讲内容 知识回顾 Cache存储器概述 Cache存储器基本结构 Cache存储器地址映射 示例 小结 1.回顾:计算机存储系统的层次结构  计算机存储系统要求： 容量大、速度快、成本低。 计算机系统中，通常采用三级存储系统结构，即使用高速缓冲存储器、主存储器和外(/辅)存储器组成的结构如图1所示。 * 其中Cache容量最小，速度最快；辅存容量最大，速度最慢。这种多层次结构已成为现代计算机的典型存储结构。 图1 Cache－主存－辅存三级存储系统 * 2. Cache存储器概述 2．1 Cache的功能 Cache是介于CPU和主存之间的小容量高速缓冲区，其存取速度比主存快，用于解决CPU与主存的速度差异，以提高CPU访存速度。 Cache全部功能由硬件实现，且对程序员透明。 *目前在微机中通常配置2级高速缓存，L1 Cache位于CPU 内部，与CPU同频。L2 Cache可位于主板上、CPU电路板上或CPU内部，运行频率为系统频率、1/2 CPU频率或CPU频率。 * 程序访问的局部性原理： 在一个较短的时间间隔内，CPU对局部范围的存储器地址频繁访问，而对此地址范围之外的地址访问很少，这种现象称程序访问的局部性。 设置Cache就是为了将主存的局部性数据块提前调度到Cache中，在较大的概率/命中率保证下，被CPU直接访问，而节省了访问主存的时间。  2．2 Cache存储器的理论依据 * 2．3 Cache 基本原理 Cache与主存的数据交换以块Block/行Line为单位,一个块由若干字组成。块长一般取若干个主存周期所能调出的信息长度。 CPU访问主存时，将访存地址与Cache中的地址检索项内容/标记/标签/Tag比较，有相同项表示“命中”，直接从Cache中获得访问数据。 无相同项表示“脱靶”，插入访存周期，从主存读出所需数据，并将含有该数据的整个数据块从主存读出送Cache，称为行填充。 * 要提高主存访问速度，应使主存平均读出时间尽可能接近Cache读出时间，即应使Cache命中率接近于1。 在一段程序执行期间，设Nc表示命中时存取Cache的总次数，Nm表示不命中时存取主存的总次数，h定义为命中率，则有： 　　 h = Nc Nc + Nm 2．4 Cache 的命中率 * 若tc表示命中时的Cache访问时间，tm表示未命中时的主存访问时间，1-h表示未命中率，则Cache系统的平均访问时间ta为： ta = htc+（1 - h）tm　　 设e表示Cache访问效率，则有： 可见，为提高访问效率，命中率h越接近1越好；而h与Cache容量、级数、组织方式、块的大小有关。 思考：多级缓存如何影响命中率？ e = tc ta = 1 h + (1-h) tm/tc * 3. Cache存储器基本结构 设主存有2n个单元，则地址为n位；将主存分块，每块含2b个字； 设n＝m＋b，则可得出：主存包含的块数M＝2m，块内字数＝2b； 若Cache地址为(c＋b)位，则Cache的块数为2c，块内字数2b与主存相同，如图2所示。 * 图2 Cache地址和主存地址的格式 * Cache存储器组织主要包含数据块、标签块和属性信息块，一种典型的Cache存储器结构（Intel 80486片内Cache）如图3所示。 其中，数据块用于存放来自主存的所有数据信息，以块/行为基本调度单位； 每个Cache数据块对应一个标签Tag，用于标明该块来自主存的某个位置； 每个Cache数据块还对应一个属性说明信息，用于记录该块是否有效等信息。 * 图3 Cache存储器基本结构