数字电子技术基础第八章_可编程逻辑器件教材教学课件.pptVIP

3 原理图输入设计方法 3.1 1位半加器设计向导 3.1.1 基本设计步骤 步骤1：为本项工程设计建立文件夹 注意： 文件夹名不能用中文，且不可带空格。 为设计全加器 新建一个文 件夹作工作库 文件夹名取为 My_prjct 注意，不可 用中文！ 步骤2：输入设计项目和存盘 图3-1 进入MAX+plusII，建立一个新的设计文件 使用原理图输入 方法设计，必须 选择打开原理图 编辑器 新建一个设 计文件 图3-2 元件输入对话框 首先在这里用鼠标 右键产生此窗，并 选择“Enter Symbol” 输入一个元件 然后用鼠标双 击这基本硬件库 这是基本硬件库 中的各种逻辑元件 也可在这里输入 元件名，如2输 入与门AND2，输 出引脚： OUTPUT 图3-2 元件输入对话框 首先在这里用鼠标 右键产生此窗，并 选择“Enter Symbol” 输入一个元件 然后用鼠标双 击这基本硬件库 这是基本硬件库 中的各种逻辑元件 也可在这里输入 元件名，如2输 入与非门7400，输 出引脚： OUTPUT 图3-3 将所需元件全部调入原理图编辑窗 连接好的原理图 输出引脚： OUTPUT 输入引脚： INPUT 将他们连接 成半加器 图3-4 连接好原理图并存盘 首先点击这里 文件名取为： h_adder.gdf 注意，要存在 自己建立的 文件夹中 步骤3：将设计项目设置成工程文件(PROJECT) 图3-5 将当前设计文件设置成工程文件 首先点击这里 然后选择此项， 将当前的原理图 设计文件设置成 工程 最后注意此路 径指向的改变 注意，此路径指 向当前的工程！ 步骤4：选择目标器件并编译 图3-6 选择最后实现本项设计的目标器件 首先选择这里 器件系列选择 窗，选择ACEX1K 系列 根据实验板上的 目标器件型号选 择，如选EP1K100 注意，首先消去 这里的勾，以便 使所有速度级别 的器件都能显示 出来 图3-7 对工程文件进行编译、综合和适配等操作 选择编译器 编译窗 完成编译！ 步骤5：时序仿真 (1) 建立波形文件。 首先选择此项， 为仿真测试新 建一个文件 选择波形 编辑器文件 (2) 输入信号节点。 图3-8 从SNF文件中输入设计文件的信号节点 从SNF文件中 输入设计文件 的信号节点 点击“LIST” SNF文件中 的信号节点 图3-9 列出并选择需要观察的信号节点 用此键选择左窗 中需要的信号 进入右窗 最后点 击“OK” 图4-9 列出并选择需要观察的信号节点 (3) 设置波形参量。 图3-10 在Options菜单中消去网格对齐Snap to Grid的选择(消去对勾) 消去这里的勾， 以便方便设置 输入电平 (4) 设定仿真时间。 图3-11 设定仿真时间 选择END TIME 调整仿真时间 区域。 选择60微秒 比较合适 * 电子技术 数字电路部分 可编程逻辑器件 结构与应用 1.1 概 述 图1-1 基本可编程逻辑器件PLD（ Programmable Logic Device ）器件的原理结构图 1.1.1 PLD的发展历程 70年代 80年代 90年代 PROM 和PLA 器件 改进的 PAL 器件 GAL器件 FPGA器件 EPLD 器件 CPLD器件 内嵌复杂 功能模块 的SoPC 1.1.2 可编程逻辑器件的分类 图1-2 按集成度(PLD)分类 PLA（Programmable Logic Array） PAL(Programmable Array Logic) GAL(Generic Array Logic) FPGA（Field Programmable Gate Array） SoPC（System on A Programmable Chip） SoC（ System on A Chip ） IP (Intellectual Property) PROM（Programmable Read Only Memory） CPLD（ Complex Programmable Logic Device ） EPLD ( Erasable Programmable Logic Device) ASIC ( Application Specific Integrated Circuit) EDA (Electronic Design Automatic) 1.2 简单PLD原理 1.2.1 电路符号表示 图1-3 常用逻辑门符号 1.2.1 PLD电路符号表示 图1-4PLD的互补缓冲器 图1-5 PLD的互补输入 图1-6 PLD中与阵列表示 图1-7 PLD中或阵列的表示