08级EDA期中.doc

设计8选1多路选择器，其中：d0、d1、....d7为8个数据源，a[2..0]为3位地址码，g为使能端（低电平有效，高电平输出’0’），y为选择输出端。当a=000时，d0输出，当a=001时，d1输出，以此类推。（15分） LIBRARY IEEE;--打开电子电气工程师协会库 USE IEEE.STD_LOGIC_1164.ALL;--允许使用IEEE库中STD_LOGIC_1164程序包中的所有内容（.ALL） ENTITY MUX81 IS--实体开头，8选1多路选择器，设此模块的器件名是MUX81，MUX81是实体名 PORT(a:IN STD_LOGIC_VECTOR(1 DOWNTO 0); --输入选择信号， ???? d0,d1,d2,d3,d4,d5,d6,d7,g:IN STD_LOGIC; --输入信号 ???? y:OUT STD_LOGIC);--输出端， END ENTITY;--实体结尾, ENTITY、IS、PORT、END ENTITY都是关键词，不分大小写 ARCHITECTURE ONE OF MUX81 IS—以关键词ARCHITECTURE引导，END ARCHITECTURE ONE结尾的语句称为结构体 BEGIN PROCESS(a)—PROCESS引导的语句称为进程语句，（a）是进程的敏感信号表 BEGIN IF (a=000) THEN y=d0;-- 当a=000，执行y=d0 ELSIF (a=001) THEN y=d1;-- 当a=001,执行y=d1 ELSIF (a=010) THEN y=d2; ELSIF (a=011) THEN y=d3; ELSIF (a=100) THEN y=d4; ELSIF (a=101) THEN y=d5; ELSIF (a=110) THEN y=d6;-- 当a=110，执行y=d6 ELSIF (a=111) THEN y=d7;-- 当a=111,执行y=d7 ELSE y=NULL; END IF; END PROCESS; --顺序语句IF_ THEN _ ELSIF _END IF是放在由PROCESS_END PROCESS引导的语句中 END ARCHITECTURE ONE; 二、右图是一个含有上升沿触发的D触发器的时序电路，试写出此电路的VHDL设计文件。 LIBRARY IEEE;--打开电子电气工程师协会库 USE IEEE.STD_LOGIC_1164.ALL;--允许使用IEEE库中STD_LOGIC_1164程序包中的所有内容（.ALL） ENTITY MULTI IS--实体开头，上升沿D触发器，设此模块的器件名是MULTI，MULTI是实体名 PORT(CL:IN STD_LOGIC; --输入选择信号 ???? CLK0:IN STD_LOGIC; --输入信号 ???? OUT1:OUT STD_LOGIC);--输出端 END ENTITY;--实体结尾, ENTITY、IS、PORT、END ENTITY都是关键词，不分大小写 ARCHITECTURE ONE OF MULTI IS—以关键词ARCHITECTURE引导，END ARCHITECTURE ONE结尾的语句称为结构体 SIGNAL Q : STD_LOGIC; BEGIN PR01: PROCESS(CLK0) BEGIN IF CLK ‘EVENT AND CLK=’1’ THEN Q=NOT(CL OR Q); ELSE END IF;--IF语句结束 END PROCESS;--PROCESS进程语句结束 PR02: PROCESS(CLK0) BEGIN OUT1=Q; END PROCESS;--PROCESS进程语句结束 END ARCHITECTURE ONE; 设计同步4位二进制计数器，其工作状态表及电路符号如下图。其中，clk为时钟信号输入端，s为置数端，r为清零端，en为使能端，d[3..0]为预置数据端，q[3..0]为计数输出端，co为进位信号输出端。 clk r s en 工作状态 x 1 x x 置零 上升沿 0 1 x 预置数 上升沿 0 0 1 计数 x 0 0 0 保持不变 LIBRARY IEEE;--打开电子电气工程师协会库 USE IEEE.STD_LOGIC_1164.ALL;--允许使用IEEE库中STD_LOGIC_1164程序包中的所有内容（.ALL） USE IEEE.STD_LOGIC_UNSIGNED.ALL;--允许使用IEEE库中STD_LOGIC_UNSIGNED程序包中的所有内容（.ALL） ENTITY CNT4 IS--实体开