基于FPGA的嵌入式系统设计精选.pptVIP

PLD  2.2 cyclone cyclone II reference 基于FPGA的嵌入式系统设计，任爱峰等编著 Cyclone 架构 1.5V，0.13um SRAM工艺 最多20060LE，288Kb RAM 特点 垂直结构的逻辑单元LE 嵌入式存储块M4K block 锁相环PLL IOE 支持多种单端和差分标准的I/O接口，内含3个reg支持RRD 高效的内部连线 低延时的全局时钟网络 最多8根全局时钟线组成 M4K block 嵌入式存储资源 双口，单口存储器 实现低成本的DSP系统，实现设计中所需的多个乘法器 用M4K 实现软乘法器 并行乘法 分布式运算方式 等待时间 vs 存储利用率和乘法器尺寸 专用外部存储器接口 Cyclone片内内嵌专用接口电路支持DDR SDRAM，FCRAM。最高带宽达266Mbps 每个器件最多支持一个32b宽的具有纠错能力的双列存储器模块DIMM DDR SDRAM 与SDR结构相同，带宽加倍，数据在时钟上下沿均传输 FCRAM 延迟较低，基于SRAM功能架构的存储器件，大容量，低功耗环境下，具有更好性能。在时钟上下沿均传输数据。 DDR SDRAM 与SDR结构相同，带宽加倍 数据在时钟上下沿均传输 命令（地址和控制信号）只在时钟上升沿传输 输入数据在DQS的上下沿锁存，输出数据也以DQS的上下沿为参考 DQS（data strobe）双向信号，读操作时，由DDR SDRAM驱动， DQS与数据边沿对齐；写操作时，由存储器控制器驱动与数据中央对齐。 Burst方式（突发，burst length 2，4，8，etc.） Burst结束自动precharge DDR SDRAM READ WAVEFORM DATA FROM DDR SDRAM TO FPGA DDR SDRAM WRITE WAVEFORM DATA FROM FPGA TO DDR SDRAM 支持多种接口协议 PCI SDRAM，FCRAM 10/100及千兆以太网，IEEE802.3 串行总线接口 SPI， IIC，IEEE1394，USB 多种通信协议(中低端通信设备中) E1，E3 欧标 T1，T3 美标 SONET/SDH 光纤 PLL 2个增强型PLL，高性能时钟管理能力 频率合成 提供3个clk输出，内部工作clk可不同于外部输入的clk 可编程移相 最高分辨率150ps，用于匹配关键时序路径上时钟沿的约束，如setup time，hold time 片外时钟输出 提供输出到外部的clk，用于系统时钟，同步板上的不同器件 时钟反馈 补偿内部延时或对齐输入clk和输出clk的相位 可编程占空比 失锁检测 高速差分时钟信号的输入和输出 PLL in No Compensate Mode PLL Power Supply I/O 支持差分I/O 标准，如LVDS， RSDS 129通道，640Mbps 信号完整性较好，低电磁干扰（EMI），低功耗 支持单端I/O标准，LVTTL，LVCMOS，SSTL，PCI 具有更强的电流驱动能力 支持Nios II 只占不到600LE，最大cyclone器件中有20060个LE，可集成多个Nios于其中 通过往Nios处理器指令集中增加定制指令，可以加速软件算法 定制指令允许设计者灵活轻便地设计高端软件，同时保留并行硬件操作在PLD中的性能优势 配置方案 新型串行配置器件 EPCS1（1Mb），EPCS4（4Mb） 低成本 在系统编程ISP Cyclone II 第2代cyclone系列,90nm工艺， 容量扩展 68416LE，1.1Mb RAM 新增针对DSP应用的内嵌乘法器 18x18b，150个 与软乘法器比性能更高，LE资源更少 Cyclone II的DSP应用 可用做DSP应用的FPGA协处理器，分担DSP处理器的复杂算法计算，提高系统整体性能 消费类 Set Top Box, camera, A/V会议设备，PDP，HDTV，便携式摄象机 有线，无线通信 Modem，数字环路线缆接入复用器DSLAM，LAN接入节点 汽车电子 导航系统，卫星无线接收，混合电视接收器，远程信息处理，娱乐设备 军事，工业，医学 医用设备，MRI，X-ray，雷达，软件无线电，网络测试设备 Cyclone II其他增强特性 专用外部存储器接口 支持SDR，DDR SDRAM ，QDR II SRAM， 支持1个具有64b的DIMM块 PLL 内含4个PLL 支持Nios II 支持更多单端及差分I/O特性 * *